JP2836529B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JP2836529B2
JP2836529B2 JP7125677A JP12567795A JP2836529B2 JP 2836529 B2 JP2836529 B2 JP 2836529B2 JP 7125677 A JP7125677 A JP 7125677A JP 12567795 A JP12567795 A JP 12567795A JP 2836529 B2 JP2836529 B2 JP 2836529B2
Authority
JP
Japan
Prior art keywords
film
titanium nitride
chamber
etching
tungsten film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP7125677A
Other languages
English (en)
Other versions
JPH08306781A (ja
Inventor
篤 山森
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP7125677A priority Critical patent/JP2836529B2/ja
Priority to US08/634,402 priority patent/US5731225A/en
Priority to TW085104761A priority patent/TW298673B/zh
Priority to EP96106658A priority patent/EP0740336B1/en
Priority to DE69622781T priority patent/DE69622781T2/de
Priority to KR1019960013119A priority patent/KR100259692B1/ko
Publication of JPH08306781A publication Critical patent/JPH08306781A/ja
Application granted granted Critical
Publication of JP2836529B2 publication Critical patent/JP2836529B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76861—Post-treatment or after-treatment not introducing additional chemical elements into the layer
    • H01L21/76862—Bombardment with particles, e.g. treatment in noble gas plasmas; UV irradiation
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/907—Continuous processing
    • Y10S438/908—Utilizing cluster apparatus

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に層間絶縁膜に設けた開口部をタングステン
膜により埋設した、いわゆるタングステンプラグを有す
る半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】半導体装置の高集積化により、配線の微
細化および多層化が進んできている。そのため、半導体
や配線間を接続するために層間絶縁膜に設けた開口〔以
下、ビアホール（via hole）と記す〕も微細化されてき
ている。しかし、ビアホールの幅は小さくなっても深さ
はほとんど変化しないため、このビアホールの幅に対す
る深さの比、すなわちアスペクト比は増大の一途を辿っ
ている。
【０００３】このアスペクト比の増大により、従来より
使われてきた配線金属であるアルミニウム合金膜をスパ
ッタリング法で被着する方法では、ビアホール内での被
覆性がよくないため、ビアホール内での断線が生じやす
くなり、半導体装置の劣化や信頼性の低下いう問題が起
こる。
【０００４】そこで、ビアホールを化学気相成長法で形
成した高融点金属、特にタングステンにより埋設する方
法が用いられるようになってきている。タングステンに
よるビアホール埋設法としては、２通りの方法がある。
一つは、金属や半導体のみの上に選択的にタングステン
膜を成長させて埋設する方法である。しかし、この方法
では、選択性を高く維持することが難しく、絶縁膜上に
もタングステンが粒状に成長してしまい配線間短絡が発
生しやすい、という問題があり、さらに浅い接合ではリ
ークが発生しやすい、あるいは接続抵抗、特にｐ型拡散
層に対する接続抵抗が高く不安定である、等の問題があ
り、これらの問題は未だに解決されていない。
【０００５】二つ目の方法は、タングステン膜を基板表
面全体に成長させ、ビアホールを埋設した後、タングス
テン膜を全面エッチングして、平坦部でのタングステン
膜を除去し、ビアホール内のタングステン膜を残し、埋
設する方法である。以下、この埋設法の例を、図４を参
照して説明する。
【０００６】まず、図４（ａ）に示すように、拡散層２
０が形成されたシリコン基板２１上に電極や配線等の多
結晶シリコン層２２とシリコン酸化膜２３を形成した
後、このシリコン酸化膜２３の所望の位置に拡散層２０
および多結晶シリコン層２２に達するビアホールを形成
する。次に、図４（ｂ）に示すように、スパッタリング
法によりチタン膜２４を１０〜１００ｎｍ、窒化チタン
膜２５を５０〜２００ｎｍの厚さに順次形成する。
【０００７】次に、図４（ｃ）に示すように、六弗化タ
ングステン（ＷＦ6 ）を水素（Ｈ2）で還元してタング
ステン膜２６を窒化チタン膜２５上に成長させる。タン
グステン膜の成長膜厚は、ビアホールの幅とほぼ同程度
かそれ以上が必要である。また、ＷＦ6 をＨ2 で還元す
る前に、ＷＦ6 をシラン（ＳｉＨ4 ）で還元してタング
ステン膜を１０〜２００ｎｍの厚さに成長させる方がよ
い。これは、最初からＨ2 でＷＦ6 を還元してタングス
テン膜を成長させると、窒化チタン膜によりＷＦ6 とシ
リコン基板との反応を完全に防ぐことができず、接合が
破壊されたり、接続抵抗が高く不安定になったりするこ
とがあるためである。
【０００８】次に、図４（ｄ）に示すように、六弗化イ
オウ（ＳＦ6 ）をエッチングガスとして用い、ドライエ
ッチング法によりタングステン膜２６を、平坦部での窒
化チタン膜２５が露出するまで全面エッチングし、ビア
ホール内のみにタングステン膜２６を残す。その後、図
４（ｅ）に示すように、スパッタリング法にてアルミニ
ウム合金膜２７を０．５〜２．０μｍ程度の厚さに形成
し、通常のフォトリソグラフィ技術とドライエッチング
技術により、アルミニウム合金膜２７、窒化チタン膜２
５およびチタン膜２４を所望の形状にパターニングし
て、アルミニウム配線を形成する。
【０００９】この半導体装置の製造方法では、窒化チタ
ン膜上のタングステン膜をＳＦ6 等のプラズマにより全
面エッチングする際、窒化チタン膜の表面もＳＦ6 プラ
ズマに曝されるため、窒化チタン膜の表面にも弗素が被
着し、残留する。この弗素は活性であるため、窒化チタ
ン膜と反応して弗化チタンＴｉＦ3 等が窒化チタン膜上
に粒状に形成されることがある。窒化チタン膜中に窒化
されていない未反応のチタンが存在すると、特に多くの
粒状の弗化物が形成されやすい。また、ウェハが大気に
曝されると、大気中の水分と弗素が反応して弗化水素
（ＨＣｌ）が形成され、この弗化水素により窒化チタン
膜の表面が弗化されて粒状のチタンの弗化物が形成され
る。
【００１０】そこで、タングステン膜をプラズマにより
全面エッチングした後に、窒化チタン膜表面に被着した
弗素を除去することが、特開平６−１４０３７２号公報
により提案されている。同公報において提案された第１
の除去方法は、タングステン膜の全面エッチングの後、
同一真空中で引き続きアルゴンガスによるスパッタエッ
チング行う方法である。
【００１１】第２の除去方法は、タングステン膜の全面
エッチングの後、半導体基板を短時間の内に純水に浸し
て弗素を水洗してしまう方法であり、第３の除去方法
は、１５０℃以上の高温で熱処理し弗素を解離してしま
う方法であり、また第４の除去方法は、アルカリ水溶液
につけて窒化チタン膜の表面を若干エッチングしてしま
う方法である。
【００１２】
【発明が解決しようとする課題】上述した従来の残留弗
素の除去方法の内、タングステン膜の全面エッチング後
引き続き同一真空中でアルゴンガスによるスパッタエッ
チングを行う第１の方法では、同一真空チャンバー内壁
にも弗素が残留しているため、弗素が窒化チタン膜上に
再付着し、充分な除去が困難である。
【００１３】また、タングステン膜をプラズマにより全
面エッチングした後、純水に浸して弗素を水洗してしま
う第２の除去方法、１５０℃以上の高温で熱処理して弗
素を解離してしまう第３の除去方法、あるいはアルカリ
水溶液につけて窒化チタン膜の表面を若干エッチングし
てしまう第４の除去方法では、そのいずれもが、タング
ステン膜のエッチング後、短時間内で処理を施さない
と、図３に実線で示されるように、多くの粒状の弗化物
が形成されるという問題が起こる。図３では、横軸にタ
ングステン膜の全面エッチング後の大気中での放置時間
をとっている。
【００１４】この粒状のチタンの弗化物により、配線形
成のためのアルミニウム合金膜のエッチングが良好に行
われなくなり、配線間で短絡を起こしたり、アルミニウ
ム配線がこの粒状物の上を走る場合、アルミニウム合金
の密着性が悪化し、半導体装置の歩留りおよび信頼性を
悪化させるという問題がある。
【００１５】本発明は従来技術のこのような問題を解決
するためになされたものであって、その目的は、タング
ステン膜の全面エッチング後に窒化チタン膜上に残留す
る弗素を完全に除去しうるようにして、窒化チタン膜上
にチタン弗化物の粒状物が発生することのないようにす
ることであり、このことにより半導体装置の製造歩留り
と信頼性を向上させようとするものである。
【００１６】
【課題を解決するための手段】上記の目的を達成するた
め、本発明によれば、 （１）半導体基板上に層間絶縁膜を形成する工程と、 （２）前記層間絶縁膜の所定の位置に開口を形成する工
程と、 （３）開口部を含む全面に窒化チタンを含むバリア層を
形成する工程と、 （４）化学気相成長法によりタングステン膜を成長させ
て開口内を埋め込む工程と、 （５）第１のチャンバーにおいて、弗素を含むガスを反
応ガスとするエッチングにより前記タングステン膜をエ
ッチングして平坦部の窒化チタンを露出させると共に前
記開口内にタングステン膜を残す工程と、 （６）真空を破ることなくウェハを前記第１のチャンバ
ーから第２のチャンバーに移送する工程と、 （７）前記第２のチャンバーにおいて、基板を加熱しつ
つ基板表面に不活性ガスを吹き付けて窒化チタン表面に
付着している弗素を除去する工程と、を含む半導体装置
の製造方法、が提供される。
【００１７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１（ａ）〜（ｅ）は、本発明の第１の実
施例を説明するための主要工程における半導体チップの
断面図である。まず、図１（ａ）に示すように、拡散層
１０が形成されたシリコン基板１１上にシリコン酸化膜
１３を介して多結晶シリコン層１２を形成しその上をさ
らにシリコン酸化膜１３で被覆した後、このシリコン酸
化膜１３の所望の位置に拡散層１０および多結晶シリコ
ン層１２に達するビアホールを形成する。
【００１８】次に、図１（ｂ）に示すように、スパッタ
リング法によりチタン膜１４を１０〜１００ｎｍ、窒化
チタン膜１５を５０〜２００ｎｍの厚さに順次形成す
る。チタン膜１４は、シリコン基板１１や多結晶シリコ
ン層１２との接触抵抗を低く安定にするために必要な膜
であり、ビアホールの底で１０ｎｍ以上の膜厚があるこ
とが望ましく、ビアホールの深さや径により膜厚は決定
される。また窒化チタン膜１５は、基板や多結晶シリコ
ン層のシリコンと、タングステンを成長させる原料ガス
であるＷＦ6 との反応を防止するために必要となる膜で
ある。
【００１９】次に、図１（ｃ）に示すように、減圧化学
気相成長法によりタングステン膜１６を０．５〜１．０
μｍの厚さに形成する。ビアホールを完全に平坦化する
ためにはタングステン膜１６の成長膜厚はビアホールの
幅（径）とほぼ同程度かあるいはそれ以上の膜厚とする
必要がある。またタングステン膜１６は、被覆性の良好
な水素によりＷＦ6 を還元する方法により主に形成され
るが、この前に、ＳｉＨ4 によりＷＦ6 を還元し若干の
タングステン膜を成長させておくことが安定にタングス
テン膜１６を形成するために望ましい。タングステン膜
１６の成長は４００〜５００℃の温度で数百ｍＴｏｒｒ
の圧力で行う。
【００２０】次に、図１（ｄ）に示すように、タングス
テン膜１６をＳＦ6 ガス雰囲気で、ドライエッチング法
により全面エッチングし、平坦部での窒化チタン膜１５
の表面を露出させ、ビアホール内のみにタングステン膜
１６を残す。タングステン膜１６の全面エッチングに引
き続き、このタングステン膜のエッチングを行ったエッ
チング・チャンバーとは真空搬送室を介して隔離された
後処理チャンバーにて、窒化チタン膜１５の表面に付着
した弗素を除去する。
【００２１】次に、図２に示す半導体装置の製造装置を
参照して、タングステン膜のエッチング後に引き続き行
われる後処理方法について説明する。まず、タングステ
ン膜が成膜されたエッチング前のウェハをロード・ロッ
ク室１にセットし、真空搬送室２を介し、エッチング・
チャンバー３に挿入する。エッチング・チャンバー３に
挿入されたウェハを、ＳＦ6 ガス雰囲気中で、ドライエ
ッチング法によりタングステン膜を全面エッチングし、
平坦部での窒化チタン膜の表面を露出させ、ビアホール
内のみにタングステン膜を残す。
【００２２】エッチング・チャンバー３でのタングステ
ン膜のエッチングに引き続き、真空搬送室２を介して後
処理チャンバー４に移送する。このエッチング・チャン
バー３から後処理チャンバー４に移送する際にウェハを
大気に曝すと、窒化チタン膜の表面に被着している弗素
が大気中の水分と反応し、弗化水素が形成され、窒化チ
タン膜表面が弗化され、粒状の弗化物が形成される。本
発明では、これを防ぐために、真空搬送室２を介してエ
ッチング・チャンバーから後処理チャンバー４に移送し
ている。
【００２３】次に、後処理チャンバー４で行われる、窒
化チタン膜表面に被着した弗素の除去方法について説明
する。後処理チャンバー４内の処理圧力を０．３Ｔｏｒ
ｒ以下、ウェハ温度を２２０℃以上の高温にし、窒素を
２０秒以上吹き付けることにより、窒化チタン膜表面上
の弗素を解離・除去する。この処理を行った後の大気中
での放置時間と異物発生数との関係を図３に破線にて示
す。上記処理を行う際に用いるガスは、窒素以外に、ヘ
リウム、ネオン、アルゴン等の他の不活性のガスであっ
てもよい。
【００２４】ビアホール内をタングステン膜１６で埋め
込んだ後、図１（ｅ）に示すように、スパッタリング法
にてアルミニウム合金膜１７を堆積し、フォトリソグラ
フィ技術およびドライエッチング法を適用して、アルミ
ニウム合金膜１７、窒化チタン膜１５およびチタン膜１
４を所望の形状にパターニングして、アルミニウム配線
を形成する。
【００２５】次に、再び図２を参照して、本発明の第２
の実施例の弗素の除去方法について説明する。後処理チ
ャンバー４にウェハを移送するまでは、第１の実施例の
場合と同様であって、タングステン膜のエッチングをエ
ッチング・チャンバー３で行い、真空搬送室２を介し
て、後処理チャンバー４内に搬送する。そして、この後
処理チャンバー４において、ウェハを水素ガスプラズマ
に曝す。
【００２６】後処理チャンバー４に移送されたウェハ上
の窒化チタン膜表面には弗素が被着しているが、このチ
タンと弗素の分子間結合エネルギーは１３６ｋｃａｌ／
ｍｏｌである。一方、弗素と水素の分子間結合エネルギ
ーは１５３ｋｃａｌ／ｍｏｌであることから、チタンと
弗素の結合を水素ガスによるプラズマにて分離させるこ
とが可能であり、熱処理を施さなくても水素ガスプラズ
マの化学反応にて弗素を除去することができる。
【００２７】
【発明の効果】以上説明したように、本発明の半導体装
置の製造方法は、窒化チタン膜上のタングステン膜を弗
素を含むガスにてドライエッチングした後、このエッチ
ングチャンバーから大気に曝すことなく後処理チャンバ
ーに移送し、この後処理チャンバーにおいて弗素を窒化
チタン膜から除去するものであるので、窒化チタン膜上
から弗素を完全に除去することができるとともに窒化チ
タン膜の表面に粒状の弗化チタン等が形成されることが
なくなる。したがって、本発明によれば、タングステン
膜で埋設されたビアホールを有するアルミニウム配線を
密着性よくかつ配線間短絡を伴うことなく形成すること
ができ、半導体装置の歩留りおよび信頼性を向上させる
ことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を説明するための工程順
断面図。
【図２】本発明の実施例を説明するための半導体装置の
製造装置の概略構成図。
【図３】本発明の効果を説明するためのグラフ。
【図４】従来例を説明するための工程順断面図。
【符号の説明】
１ ロード・ロック室 ２ 真空搬送室 ３ エッチング・チャンバー ４ 後処理チャンバー １０、２０ 拡散層 １１、２１ シリコン基板 １２、２２ 多結晶シリコン層 １３、２３ シリコン酸化膜 １４、２４ チタン膜 １５、２５ 窒化チタン膜 １６、２６ タングステン膜 １７、２７ アルミニウム合金膜

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 （１）半導体基板上に層間絶縁膜を形成
    する工程と、 （２）前記層間絶縁膜の所定の位置に開口を形成する工
    程と、 （３）開口部を含む全面に窒化チタンを含むバリア層を
    形成する工程と、 （４）化学気相成長法によりタングステン膜を成長させ
    て開口内を埋め込む工程と、 （５）第１のチャンバーにおいて、弗素を含むガスを反
    応ガスとするエッチングにより前記タングステン膜をエ
    ッチングして平坦部の窒化チタンを露出させると共に前
    記開口内にタングステン膜を残す工程と、 （６）真空を破ることなくウェハを前記第１のチャンバ
    ーから第２のチャンバーに移送する工程と、 （７）前記第２のチャンバーにおいて、基板を加熱しつ
    つ基板表面に不活性ガスを吹き付けて窒化チタン表面に
    付着している弗素を除去する工程と、 を含む半導体装置の製造方法。
  2. 【請求項２】 前記（７）の工程における基板表面付着
    物の除去を基板温度を２２０℃以上に保持して行うこと
    を特徴とする請求項１記載の半導体装置の製造方法。
JP7125677A 1995-04-27 1995-04-27 半導体装置の製造方法 Expired - Lifetime JP2836529B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP7125677A JP2836529B2 (ja) 1995-04-27 1995-04-27 半導体装置の製造方法
US08/634,402 US5731225A (en) 1995-04-27 1996-04-18 Method for fabricating semiconductor device having buried contact structure
TW085104761A TW298673B (ja) 1995-04-27 1996-04-22
EP96106658A EP0740336B1 (en) 1995-04-27 1996-04-26 Method for fabricating semiconductor device having buried contact structure
DE69622781T DE69622781T2 (de) 1995-04-27 1996-04-26 Verfahren zum Herstellen einer Halbleiteranordnung mit vergrabener Kontaktstruktur
KR1019960013119A KR100259692B1 (ko) 1995-04-27 1996-04-26 매립형 접촉 구조를 가진 반도체 장치의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7125677A JP2836529B2 (ja) 1995-04-27 1995-04-27 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPH08306781A JPH08306781A (ja) 1996-11-22
JP2836529B2 true JP2836529B2 (ja) 1998-12-14

Family

ID=14915938

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7125677A Expired - Lifetime JP2836529B2 (ja) 1995-04-27 1995-04-27 半導体装置の製造方法

Country Status (6)

Country Link
US (1) US5731225A (ja)
EP (1) EP0740336B1 (ja)
JP (1) JP2836529B2 (ja)
KR (1) KR100259692B1 (ja)
DE (1) DE69622781T2 (ja)
TW (1) TW298673B (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5946596A (en) * 1996-10-18 1999-08-31 Taiwan Semiconductor Manufacturing Co., Ltd. Method for preventing polycide line deformation by polycide hardening
IT1293536B1 (it) * 1997-07-14 1999-03-01 Consorzio Eagle Procedimento di metallizzazione multilivello ad alta planarizzazione per dispositivi a semiconduttore
JP2937998B1 (ja) * 1998-03-16 1999-08-23 山形日本電気株式会社 配線の製造方法
US6982226B1 (en) * 1998-06-05 2006-01-03 Agere Systems Inc. Method of fabricating a contact with a post contact plug anneal
KR100284283B1 (ko) * 1998-08-31 2001-04-02 김영환 반도체소자의배선형성방법
US6670267B2 (en) 2001-06-13 2003-12-30 Mosel Vitelic Inc. Formation of tungstein-based interconnect using thin physically vapor deposited titanium nitride layer
US6503824B1 (en) 2001-10-12 2003-01-07 Mosel Vitelic, Inc. Forming conductive layers on insulators by physical vapor deposition
KR20030052828A (ko) * 2001-12-21 2003-06-27 동부전자 주식회사 반도체 소자의 금속 배선 형성 방법
JP4798688B2 (ja) 2004-08-26 2011-10-19 エルピーダメモリ株式会社 半導体装置の製造方法
WO2006046140A2 (en) * 2004-10-27 2006-05-04 Danisco A/S Process for the preparation of lactones
US8388851B2 (en) 2008-01-08 2013-03-05 Micron Technology, Inc. Capacitor forming methods
US8652926B1 (en) * 2012-07-26 2014-02-18 Micron Technology, Inc. Methods of forming capacitors
US9449898B2 (en) 2013-07-31 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having backside interconnect structure through substrate via and method of forming the same
CN110137153B (zh) * 2018-02-09 2021-03-30 联华电子股份有限公司 半导体装置及其形成方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59186326A (ja) * 1983-04-06 1984-10-23 Hitachi Ltd プラズマ処理装置
US5081043A (en) * 1988-05-06 1992-01-14 Man Technologie A.G. Method and apparatus for multielemental analysis by combustion with elemental fluorine
US5236868A (en) * 1990-04-20 1993-08-17 Applied Materials, Inc. Formation of titanium nitride on semiconductor wafer by reaction of titanium with nitrogen-bearing gas in an integrated processing system
JPH04257227A (ja) * 1991-02-08 1992-09-11 Sony Corp 配線形成方法
US5250467A (en) * 1991-03-29 1993-10-05 Applied Materials, Inc. Method for forming low resistance and low defect density tungsten contacts to silicon semiconductor wafer
JPH05343531A (ja) * 1992-06-11 1993-12-24 Seiko Epson Corp 半導体装置及びその製造方法
JP3179212B2 (ja) * 1992-10-27 2001-06-25 日本電気株式会社 半導体装置の製造方法
JP3240724B2 (ja) * 1993-02-09 2001-12-25 ソニー株式会社 配線形成方法
JP3270196B2 (ja) * 1993-06-11 2002-04-02 川崎マイクロエレクトロニクス株式会社 薄膜形成方法
US5521119A (en) * 1994-07-13 1996-05-28 Taiwan Semiconductor Manufacturing Co. Post treatment of tungsten etching back
US5521121A (en) * 1995-04-03 1996-05-28 Taiwan Semiconductor Manufacturing Company Oxygen plasma etch process post contact layer etch back

Also Published As

Publication number Publication date
JPH08306781A (ja) 1996-11-22
DE69622781D1 (de) 2002-09-12
EP0740336B1 (en) 2002-08-07
KR100259692B1 (ko) 2000-06-15
US5731225A (en) 1998-03-24
DE69622781T2 (de) 2003-04-10
KR960039157A (ko) 1996-11-21
EP0740336A2 (en) 1996-10-30
EP0740336A3 (en) 1998-01-21
TW298673B (ja) 1997-02-21

Similar Documents

Publication Publication Date Title
JP3179212B2 (ja) 半導体装置の製造方法
JP2978748B2 (ja) 半導体装置の製造方法
JP2836529B2 (ja) 半導体装置の製造方法
JP2889430B2 (ja) コンタクト部形成方法
JPH04142061A (ja) タングステンプラグの形成方法
JP2000306997A (ja) バリアメタル層を有する半導体装置及びその製造方法
JP4798688B2 (ja) 半導体装置の製造方法
JP3027946B2 (ja) 半導体装置およびその製造方法
US6847085B2 (en) High aspect ratio contact surfaces having reduced contaminants
JP2000058643A (ja) プラグの形成方法
JPH05347269A (ja) 半導体装置の製造方法
JP3628570B2 (ja) タングステン薄膜の形成方法、半導体装置の製造方法
JP3120517B2 (ja) シリサイドプラグの形成方法
US6335282B1 (en) Method of forming a titanium comprising layer and method of forming a conductive silicide contact
JP2745216B2 (ja) 半導体素子のタングステンプラグ形成方法
US20040224501A1 (en) Manufacturing method for making tungsten-plug in an intergrated circuit device without volcano phenomena
JP3201318B2 (ja) 半導体装置の製造方法
JP2871943B2 (ja) 半導体装置の製造方法
US6136670A (en) Semiconductor processing methods of forming contacts between electrically conductive materials
JPH053170A (ja) ブランケツトタングステンプラグ形成法
JP2874277B2 (ja) タングステンプラグの形成方法
JPH0750277A (ja) 半導体装置の製造方法
JPH0629240A (ja) 半導体装置並びにその製造方法
JPH0353532A (ja) 多層配線形成方法
JPH07169834A (ja) 層間接続孔の埋め込み方法

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 19980127

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19980908

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081009

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091009

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091009

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101009

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101009

Year of fee payment: 12

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101009

Year of fee payment: 12

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111009

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111009

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121009

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121009

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131009

Year of fee payment: 15

EXPY Cancellation because of completion of term