JPH11134245A - データ処理システム - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 システムのデータバス幅よりも小さいデータ
バス幅で読み出しを行う必要のある記憶装置を、システ
ムにおける最大のデータバス幅でしかデータの読み出し
を行うことができないＣＰＵを備えたデータ処理システ
ムに用いた場合でも、確実にデータの読み出しを行うこ
とのできるデータ処理システムを提供する。 【解決手段】 ＣＰＵと記憶装置の間にアドレス指定制
御回路５０ａを備え、ＣＰＵによりアドレス指定制御回
路にアクセスしようとするデータ幅の情報と、アクセス
しようとする下位アドレスの情報を与える。例えば、１
６ビットの読み出しを行う場合には、１回目においては
最下位から２番目のビット（ＡＤＲ０１）を０として、
下位１６ビットのデータを有効とし、２回目において
は、ＡＤＲ０１を１として、上位１６ビットのデータを
有効とする。ＣＰＵのアクセスするアドレスは、１回目
の読み出し時と２回目の読み出し時とで同じアドレスと
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＰＵ及びＡＳＩ
Ｃ等の制御装置を備え、フォントカード等の記憶装置が
着脱自在なデータ処理システムの技術分野に属するもの
である。

【０００２】

【従来の技術】従来、ＣＰＵを備えたデータ処理システ
ムにおいては、ＣＰＵに所定の制御処理を実行させるた
めの制御プログラムを記録したプログラム用ＲＯＭと、
制御処理の際に参照されるデータを記録したデータ用Ｒ
ＯＭと、制御処理の際に作業領域等としてデータの入出
力が行われるＲＡＭと、外部との間のデータの入出力を
ハードウェア的に実行する入出力インターフェース等が
備えられている。

【０００３】これらの各装置は、ＣＰＵがアクセス可能
なアドレス空間において、互いの領域が重複しないよう
に夫々アドレスが割り当てられており、ＣＰＵによる各
装置へのアクセスは、アドレスデータを出力することに
より行われる。

【０００４】しかしながら、個々の記憶装置が有するア
ドレス空間は、一般にＣＰＵがアクセス可能な全アドレ
ス空間よりも小さいので、通常はＣＰＵと各記憶装置と
の間にアドレスデコーダを配置し、ＣＰＵから出力され
たアドレスデータに基づいて、各記憶装置内のアドレス
を生成する処理が行われる。

【０００５】また、入出力データについても、ＣＰＵが
有する入出力データバス幅と、各記憶装置のデータバス
幅が異なることがあるため、複数の記憶装置を並べて配
置すると共に、アドレスのデコードを行って、ＣＰＵが
有する入出力データ幅に合致させる構成が採用されてい
る。

【０００６】例えば、３２ビットＣＰＵにおいては、デ
ータバス幅は３２ビットであるが、前記プログラム用ま
たはデータ用ＲＯＭのデータバス幅は、現在入手可能な
ものは最大で１６ビット幅であり、従来は２個のＲＯＭ
を並べて３２ビットのデータバス幅を実現していた。

【０００７】一方、記憶装置には、プログラム用のＲＯ
Ｍのように、最初からデータ処理システムに実装されて
いるものの他にも、フォントカード等のように、データ
処理システムに着脱自在なカード型ＲＯＭと呼ばれる記
憶装置がある。そして、このようなカード型ＲＯＭは、
当該カード型ＲＯＭが用いられるデータ処理システムの
ＣＰＵのデータバス幅に合わせて設計されており、例え
ば３２ビットＣＰＵが備えられたデータ処理システムの
一例としてのプリンタシステム用のフォントカードであ
っても、１６ビットのデータバス幅を有するものが用い
られている。

【０００８】従って、フォントカードは、プリンタシス
テムに設けられたカード接続部に装着するだけでは、そ
のプリンタシステムのＣＰＵから容易に読み出すことは
できず、例えば、１回の読み出しサイクルにおいて、１
６ビットずつ２度データを読み出す制御が行われてい
る。

【０００９】

【発明が解決しようとする課題】しかしながら、上述し
たフォントカード等のカード型ＲＯＭの一部には、全記
憶領域の内の所定の領域に限って、１回の読み出しサイ
クルにおいて８ビットあるいは１６ビットでデータの読
み出しを行う必要があるものが存在する。

【００１０】また、ＣＰＵについても、記憶装置に対す
るデータの書き込みは３２ビット以外の８ビット、ある
いは１６ビットでも行うことができるが、記憶装置等か
らのデータの読み出しについては、常に３２ビット単位
でしか行うことができないものが存在する。これは、特
にＣＰＵ内部にキャッシュメモリを備えたものに多い。

【００１１】従って、上述したような一部の領域に限り
１６ビットでデータの読み出しを行う必要のあるカード
型ＲＯＭを、上述のような３２ビット単位でしかデータ
の読み出しが出来ないＣＰＵを備えたデータ処理システ
ムに用いると、上述したような１回の読み出しサイクル
で２度読み出す制御を行っても、前記一部の領域につい
てはデータの読み出しが出来ないという問題があった。

【００１２】そこで、本発明は、前記問題点を解決し、
一部の領域について、システムのデータバス幅よりも小
さいデータバス幅で読み出しを行う必要のある記憶装置
を、システムにおける最大のデータバス幅でしかデータ
の読み出しを行うことができないＣＰＵを備えたデータ
処理システムに用いた場合でも、確実にデータの読み出
しを行うことのできるデータ処理システムを提供するこ
とを課題としている。

【００１３】

【課題を解決するための手段】請求項１に記載のデータ
処理システムは、前記課題を解決するために、外部の装
置からの処理対象データの読み出しを第１のビット幅で
行うデータ処理装置と、前記処理対象データの読み出し
が前記第１のビット幅よりも少ない第２のビット幅で行
われる縮小バスサイズ領域を有する記憶装置が着脱自在
であり、該記憶装置の装着時にて前記データ処理装置と
該記憶装置との接続を図る接続装置と、前記データ処理
装置からの所定の指示データに基づき前記記憶装置の記
憶領域のアドレスを指定するデータの少なくとも一部を
前記接続装置を介して出力するアドレス指定データ制御
装置とを備えたデータ処理システムであって、前記デー
タ処理装置は、少なくとも前記記憶装置内における前記
第１のビット幅分の処理対象データが記憶された基準記
憶領域のアドレスを指定するデータを出力するアドレス
指定データ出力手段と、前記縮小バスサイズ領域に相当
する基準記憶領域のアドレスを指定する場合には、アド
レスを指定するデータに対応して前記第１のビット幅で
読み出される処理対象データに基づいて、前記第２のビ
ット幅の有効な処理対象データを抽出する有効処理対象
データ抽出手段と、前記縮小バスサイズ領域に相当する
基準記憶領域内において、前記第２のビット幅分のデー
タが記憶された所望の部分記憶領域を選択し、選択指示
データを出力する部分記憶領域選択手段とを備え、前記
アドレス指定データ制御装置は、前記選択指示データに
基づいて、前記部分記憶領域のアドレスを指定するデー
タの少なくとも一部を生成し、前記接続装置を介して前
記記憶装置に出力することを特徴とする。

【００１４】請求項１に記載のデータ処理システムによ
れば、データ処理装置のアドレス指定データ出力手段に
より、縮小バスサイズ領域に相当する、第１のビット幅
分の処理対象データが記憶された基準記憶領域のアドレ
スが指定された場合には、部分記憶領域選択手段によ
り、縮小バスサイズ領域に相当する基準記憶領域内にお
いて、第２のビット幅分のデータが記憶された所望の部
分記憶領域が選択され、アドレス指定データ制御装置に
対して当該選択指示データが出力される。アドレス指定
データ制御装置は、この選択指示データに基づいて、前
記部分記憶領域のアドレスを指定するデータの少なくと
も一部を生成し、接続装置を介して接続装置に装着され
た記憶装置に当該少なくとも一部のアドレスデータを生
成する。

【００１５】これにより、記憶装置においては、データ
処理装置のアドレス指定データにより指定されたアドレ
スに拘わらず、第２のビット幅分のデータが記憶された
前記部分記憶領域が選択されることになり、当該部分記
憶領域のデータが出力される。第２のビット幅は、第１
のビット幅よりも少ないので、この第２のビット幅での
出力は、第１のビット幅を満たすように複数回行われ
る。そして、データ処理装置の有効処理対象データ抽出
手段は、このようにして第１のビット幅で読み出される
処理対象データに基づいて、第２のビット幅の有効な処
理対象データを抽出する。従って、読み出した第１のビ
ット幅のデータの中には、第２のビット幅のデータが複
数回含まれるが、第２のビット幅の有効な部分のみが抽
出されるので、適切に第２のビット幅での読み出しが行
われることになる。

【００１６】請求項２に記載のデータ処理システムは、
前記課題を解決するために、請求項１に記載のデータ処
理システムにおいて、前記選択指示データには、前記部
分記憶領域のアドレスの一部を示すデータが含まれるこ
とを特徴とする。

【００１７】請求項２に記載のデータ処理システムによ
れば、前記部分記憶領域選択手段は、前記選択指示デー
タとして、前記部分記憶領域のアドレスの一部を示すデ
ータを含む選択指示データを出力する。従って、接続装
置に装着される記憶装置が、所定の領域については特定
のビット幅でデータの読み取りを行う必要がある場合で
も、当該特定のビット幅に相当する特殊なアドレス指定
を、データ処理装置のアドレス指定データにより行う必
要がなく、ソフトウェア資源の変更を少なく抑える。

【００１８】請求項３に記載のデータ処理システムは、
前記課題を解決するために、請求項１に記載のデータ処
理システムにおいて、前記選択指示データには、前記第
２のビット幅を示すデータが含まれていることを特徴と
する。

【００１９】請求項３に記載のデータ処理システムによ
れば、前記部分記憶領域選択手段は、前記選択指示デー
タとして、前記第２のビット幅を示すデータを含む選択
指示データを出力する。従って、データ処理装置のアド
レス指定データが一定であっても、記憶装置にとって
は、読み出しが行われる度に前記第２のビット幅に応じ
た下位アドレスが変化することになり、記憶装置におけ
る前記第２のビット幅が領域毎に異なる場合でも、各領
域の第２のビット幅に対応した適切なアドレスでのアク
セスが行われる。

【００２０】請求項４に記載のデータ処理システムは、
前記課題を解決するために、請求項１乃至請求項３のい
ずれか一項に記載のデータ処理システムにおいて、前記
第１のビット幅は、前記第２のビット幅の倍数であり、
前記アドレス指定データ制御装置は、前記選択指示デー
タに基づいて、当該倍数の値を表現可能なビット数分の
アドレスデータを生成し、前記接続装置を介して前記記
憶装置のアドレスバスに出力することを特徴とする。

【００２１】請求項４に記載のデータ処理システムによ
れば、前記アドレス指定データ制御装置は、前記選択指
示データに基づいてアドレスデータを生成するが、この
アドレスデータは、前記第２のビット幅により前記第１
のビット幅を表す倍数の値を表現できるビット数分のア
ドレスデータである。従って、当該倍数の値に相当する
回数分の第２のビット幅によるデータの読み出しを行う
ことにより、第１のビット幅のデータを確実に得る。そ
の結果、データ処理装置が第１のビット幅でしか行えな
い場合でも、確実なデータの読み出しを保証する。

【００２２】請求項５に記載のデータ処理システムは、
前記課題を解決するために、請求項４に記載のデータ処
理システムにおいて、前記アドレス指定データ制御装置
は、前記選択指示データに基づいて、前記部分記憶領域
のアドレスを指定するデータの少なくとも一部として、
前記アドレスデータと共に、当該アドレスの偶数アドレ
スまたは奇数アドレスを指定するデータを生成し、前記
接続装置を介して前記記憶装置に出力することを特徴と
する。

【００２３】請求項５に記載のデータ処理システムによ
れば、前記アドレス指定データ制御装置は、前記選択指
示データに基づいて、前記部分記憶領域のアドレスを指
定するデータの少なくとも一部として、前記アドレスデ
ータを生成して出力するが、このアドレスデータと共
に、当該アドレスの偶数アドレスまたは奇数アドレスを
指定するデータを生成し、前記接続装置を介して前記記
憶装置に出力する。従って、前記記憶装置に必要となる
前記第２のビット幅が、複数の値に亘って存在する場合
でも、ハードウェアの共通化を図りつつ、確実に第２の
ビット幅でのデータの読み出しを行う。

【００２４】

【発明の実施の形態】以下、本発明の一実施形態を添付
図面の図１乃至図８に基づいて説明する。図１は、本実
施形態におけるデータ処理システムの一例としてのプリ
ントシステムの概略構成を示すブロック図である。

【００２５】このプリントシステムは、図１に点線で囲
まれたプリンタ装置Ａと、このプリンタ装置Ａに接続さ
れたパーソナルコンピュータ等のホスト装置１０とから
構成されており、ホスト装置１０から出力される印字デ
ータがプリント装置ＡのＲＡＭに一旦格納され、この印
字データに基づいて生成されるビデオデータが適宜プリ
ントエンジンに出力されることにより、プリント処理を
行うシステムである。以下、このプリンタ装置Ａの構成
について詳しく説明する。

【００２６】アドレス指定データ出力手段及び有効処理
対象データ抽出手段並びに部分記憶領域選択手段を含む
データ処理装置としてのＣＰＵ１は、ＲＯＭ２に記憶さ
れた制御プログラムに基づいて、ＡＳＩＣ５等のプリン
タ装置Ａの構成手段を制御する手段であり、アドレスデ
ータの出力と、当該アドレスに割り当てられた手段との
間におけるデータの入出力と、各手段に対する制御信号
の入出力を行う。本実施形態では、データバス幅が３２
ビットのＣＰＵを用いている。

【００２７】ＲＯＭ２は、上述したように制御プログラ
ムを記憶するメモリであり、実行プログラムの他に、テ
ーブルデータ等をも記憶する。

【００２８】内蔵ＲＡＭ３は、ＣＰＵ１による演算処理
に必要な作業領域と、このデータ処理システムにおける
主記憶としての役割を有するメモリであり、本実施形態
ではＤＲＡＭが用いられる。

【００２９】記憶装置としてのフォントカード４は、図
示しないカードスロットに着脱自在であり、フォントデ
ータを記憶するメモリとして機能する。

【００３０】アドレス指定データ制御装置としてのＡＳ
ＩＣ５は、ＣＰＵ１と共に本発明によるデータ処理を可
能とするために設けられた、このデータ処理システムに
特有のＩＣ回路であり、ＲＯＭ２及び内蔵ＲＡＭ３並び
にフォントカード４を制御するためのメモリ制御回路５
ａと、スイッチパネル６を制御するためのＩ／Ｏ制御回
路５ｂと、プリントエンジン７を制御するためのエンジ
ン制御回路５ｃと、ホスト装置１０との通信を制御する
ためのインターフェース制御回路５ｄとから構成されて
いる。

【００３１】ＡＳＩＣ５内の夫々の制御回路には、ＣＰ
Ｕ１から出力されるアドレスデータ、入出力データ、あ
るいは制御信号が入力され、これらのデータまたは信号
は、夫々の制御回路において処理され、あるいはそのま
まの状態で各装置に対して出力される。

【００３２】スイッチパネル６は、プリンタ装置Ａのパ
ネル部に設けられた表示手段と、ステッチ等から構成さ
れており、スイッチの操作によるプリンタ装置Ａの動作
モードの設定、あるいは表示手段におけるエラーメッセ
ージの表示等が行われる。

【００３３】プリントエンジン７は、電子写真方式ある
いはインクジェット方式の画像形成手段であり、エンジ
ン制御回路５ｃから出力されるビデオデータに基づい
て、記録用紙に画像を形成する手段である。

【００３４】以上のようなプリントシステムにおけるメ
モリマップは、図２に示すように設定されており、「＄
００００−００００」から「＄０ＦＦＦ−ＦＦＦＦ」ま
での２５６Ｍバイトの領域がＲＯＭ２に、また、「＄１
０００−００００」から「＄１７ＦＦ−ＦＦＦＦ」まで
の１２８Ｍバイトの領域がフォントカード４に、更に
「＄４０００−００００」から「＄４７ＦＦ−ＦＦＦ
Ｆ」までの１２８Ｍバイトの領域がＲＡＭ３に夫々割り
当てられている。

【００３５】本実施形態では、ＲＯＭ２として、１ワー
ドが１６ビットで、２Ｍワードの容量を有するＲＯＭを
２個用いており、「＄００００−００００」から「＄０
０７Ｆ−ＦＦＦＦ」の領域に割り当てている。夫々のＲ
ＯＭ２のアドレス端子ＲＡ０〜ＲＡ２０は、図１に示す
ように、アドレスバス１１を介してＣＰＵ１のアドレス
端子Ａ２〜Ａ２２と接続されている。なお、同様にして
更に複数のＲＯＭを設けた場合には、それらのＲＯＭの
選択は、ＡＳＩＣ５から制御信号バス１３を介して出力
されるチップセレクト信号に基づいて行われる。

【００３６】図３にＲＯＭ２に記憶されたデータを読み
出す場合のタイミングチャートを示す。ＡＳＩＣ５は、
システムクロック信号の立ち上がりで、ＣＰＵ１から出
力されるアドレスストローブ信号ＡＳ＃を監視してお
り、アドレスストローブ信号ＡＳ＃がローレベルになっ
た時に、読み出しあるいは書き込みのサイクルが開始さ
れることを認識する。そして、アドレスバス１１を介し
てＣＰＵ１のアドレス端子Ａ２〜Ａ３１から出力される
アドレスデータを、メモリ制御回路５ａによりこのアド
レスデータをデコードして、ＲＯＭ２に対してチップセ
レクト信号を出力する。また、ＣＰＵ１からは、制御信
号バス１５を介してリードライト信号ＲＤＷＲ＃が出力
されており、このリードライト信号ＲＤＷＲ＃がハイレ
ベルであるため、ＡＳＩＣ５は読み出しサイクルである
ことを認識する。なお、リードライト信号ＲＤＷＲ＃が
ローレベルの時には書き込みサイクルであることを示
す。そして、この認識したタイミングで、ＲＯＭ２に対
して出力するリード信号ＲＤ＃をローレベルに設定す
る。一方、ＣＰＵ１のアドレス端子Ａ２〜Ａ２２から出
力されるアドレスデータは、アドレスバス１１を介して
ＲＯＭ２に供給されており、ＡＳＩＣ５から出力される
チップセレクト信号及びリード信号ＲＤ＃により、ＲＯ
Ｍ２はデータ端子に３２ビットのデータを出力する。そ
して、この３２ビットのデータが出力された後のタイミ
ングで、ＡＳＩＣ５はＣＰＰＵ１に対してサイクルの終
了を示すために、レディ信号ＲＥＡＤＹ＃をローレベル
に設定する。これにより、ＣＰＵ１はデータバス１２上
に出力された３２ビットのデータを読み込む。このよう
にして読み出しサイクルが実行される。

【００３７】また、本実施形態においては、内蔵ＲＡＭ
３として、１ワードが１６ビットで、１Ｍワードの容量
のＤＲＡＭを２個設け、「＄４０００−００００」から
「＄４０３Ｆ−ＦＦＦＦ」の領域に割り当てている。内
蔵ＲＡＭ３についての読み出し及び書き込みサイクル
も、ＲＯＭ２の場合とほぼ同様であるが、ＤＲＡＭにつ
いては、アドレスデータを、行アドレスデータと列アド
レスデータにマルチプレクスして出力する必要があるた
め、本実施形態では、内蔵ＲＡＭ３に対するアドレスデ
ータの出力をＡＳＩＣ５からアドレスバス１４を介して
行っている。また、内蔵ＲＡＭ３に対する制御信号に
は、アウトプットイネーブル信号ＯＥ＃、ライトイネー
ブル信号ＷＲ＃の他に、行アドレスストローブ信号ＲＡ
Ｓ＃、及び列アドレスストローブ信号ＣＡＳ＃がある。

【００３８】次に、フォントカード４については、本実
施形態では、１ワードが８ビットで、６４Ｍバイトの容
量のフォントカードを、図示しないカードスロットに装
着可能に構成されており、フォントカード４は「＄１０
００−００００」から「＄１３ＦＦ−ＦＦＦＦ」の領域
に割り当てられる。なお、本実施形態においては、２つ
のカードスロットを備えており、フォントカード４は最
大で「＄１０００−００００」から「＄１７ＦＦ−ＦＦ
ＦＦ」の領域に割り当てられる。

【００３９】従って、フォントカード４についても、Ｒ
ＯＭ２の場合と同様に、この領域のアドレスデータをＡ
ＳＩＣ５及びフォントカードに出力することにより、３
２ビットのフォントデータが得られることになる。

【００４０】しかしながら、フォントカードのデータバ
スサイズは１６ビットであり、図３に示したＲＯＭ２の
場合とは異なる読み出し制御が必要となる。つまり、一
度の読み出しサイクルで、１６ビットずつ２回に亘って
データを読み出す制御が必要となる。

【００４１】また、本実施形態で用いるフォントカード
４は、特定の領域については、一回の読み出しサイクル
において、１６ビット単位、あるいは８ビット単位で読
み出しを行わなければならない。これは、このフォント
カードの特定の領域には、内部にメモリセルのポインタ
が備えられており、このポインタの進み方が１６ビット
または８ビット単位であるためである。

【００４２】従って、以上のような構成のフォントカー
ドからデータを読み出すためには、ＲＯＭ２とは異なる
制御が必要であり、本実施形態においては、メモリ制御
回路５ａ内に図４に示すようなフォントカード制御回路
５０ａを設けている。以下、このフォントカード制御回
路５０ａの構成及びフォントカード４に対するデータの
読み出し制御について説明する。

【００４３】図４に示すように、フォントカード制御回
路５０ａには、アドレスレジスタ５１及びアクセスデー
タ幅レジスタ５２が備えられており、これらのレジスタ
の内容は、制御信号バス１５ａ，１５ｂを介してＣＰＵ
１から読み出し及び書き込みが可能となっている。

【００４４】アクセスデータ幅レジスタ５２は、２ビッ
トのレジスタであり、一回の読み出しサイクルで読み出
すデータ幅を設定するために用いられる。本実施形態で
は、３２ビット、１６ビット、及び８ビットの３種類の
データ幅を示す値が設定される。

【００４５】アドレスレジスタ５１は、２ビットのレジ
スタであり、各読み出しサイクル時に読み出しの対象と
なるアドレスの下位２ビットの値を決定付ける値が設定
される。

【００４６】フォントカード制御回路５０ａは、前記ア
クセスデータ幅レジスタ５２とアドレスレジスタ５１に
設定された値を参照して、各読み出しサイクルにおける
アドレスデータの内、最下位から２番目のビット（Ａ
１）の値をアドレスバス１４ａを介してフォントカード
４に出力する。従って、フォントカード４には、ＣＰＵ
１からはアドレスバス１１ａを介してＡ２〜Ａ２６の上
位２５ビットのアドレスデータが出力され、更にフォン
トカード制御回路５０ａからはアドレスバス１４ａを介
して最下位から２番目のＡ１のアドレスデータが出力さ
れる。そして、これらのＡ１〜Ａ２６のアドレスデータ
は、フォントカード４のアドレス端子ＦＡ０〜ＦＡ２５
に供給される。

【００４７】また、フォントカード４には、供給された
アドレスデータによって表されるアドレスを先頭とする
２バイトの領域の内、偶数アドレスの領域と、奇数アド
レスの領域との何れかを選択するためのチップセレクト
信号端子ＣＳ０、ＣＳ１が備えられており、フォントカ
ード制御回路５０ａは、前記アクセスデータ幅レジスタ
５２とアドレスレジスタ５１に設定された値を参照し
て、制御信号バス１３ａを介してフォントカード４のチ
ップセレクト信号端子ＣＳ０、ＣＳ１に所定の信号を出
力する。

【００４８】次に、以上のような構成において、フォン
トカード４から各ビット単位でデータを読み出す制御に
ついて説明する。

【００４９】読み出すデータ幅は、図２に示すように、
フォントカード４のアクセスする領域によって予め定め
られている。本実施形態では、「＄１０００−０００
０」〜「＄１１ＦＦ−ＦＦＦＦ」の領域は３２ビットの
データ幅、「＄１２００−００００」〜「＄１２ＦＦ−
ＦＦＦＦ」の領域は１６ビットのデータ幅、及び「＄１
３００−００００」〜「＄１３ＦＦ−ＦＦＦＦ」の領域
は８ビットのデータ幅で夫々読み出しを行うように設定
されている。

【００５０】どのビット単位で読み出しを行う場合で
も、基本的には図５のフローチャートに示す制御が行わ
れる。まず、アクセスする領域に応じて、当該領域の読
み出しデータ幅の情報を、アクセスデータ幅レジスタ５
２に書き込む（ステップＳ１）。次に、当該読み出しデ
ータ幅の情報に基づいてアドレスレジスタ５１に、読み
出しを行うアドレスの下位２ビットの値を書き込む（ス
テップＳ２）。そして、フォントカードからデータバス
１２ａを介してデータを読み込む（ステップＳ３）。以
下、具体的に説明する。

【００５１】（３２ビットリード）まず、「＄１０００
−００００」〜「＄１１ＦＦ−ＦＦＦＦ」の領域からデ
ータを読み出す場合には、３２ビットのデータ幅でデー
タをで読み出す必要がある。そこで、アクセスデータ幅
レジスタ５２には３２ビット幅の情報を書き込み、アド
レスレジスタ５１には「００」を書き込む。これは、３
２ビット単位でデータを読み出す場合には、１回の読み
出しサイクルで３２ビット全てのデータを読み出し、各
読み出しサイクル毎にアドレスデータは「４」ずつ進み
むため、最下位の２ビットは常に「００」となることを
示すものである。

【００５２】しかしながら、上述したように、フォント
カード４のデータバス幅は、１６ビットであるため、図
３に示したＲＯＭ２の場合と同様な制御では、３２ビッ
トのデータを読み出すことはできない。

【００５３】そこで、本実施形態では、図２に示す各領
域ＣＳ＃０〜ＣＳ＃５毎に、１回に読み出すデータバス
幅を選択できるＣＰＵ１を用いており、領域ＣＳ＃１に
ついては１６ビットのデータバス幅でデータの読み出し
を行うように設定した。また、それ以外の領域について
は３２ビット幅でデータの読み出しを行うように設定し
た。なお、各領域におけるデータバス幅の設定は、ＣＰ
Ｕ１の内部レジスタ等により行う。

【００５４】このようなＣＰＵ１においては、領域ＣＳ
＃１の例えば「＄１０００−００００」にアクセスする
と、図６のタイミングチャートに示すように、１回の読
み出しサイクルにおいて、アドレスの最下位から２ビッ
トの値、即ちＡ１（図６においてはCPU-ARD01と示す）
のアドレスデータを「０」から「１」に切り換えて出力
する。このＡ１のアドレスデータは、図４に示すように
フォントカード制御回路５０ａにアドレスバス１１ａを
介して入力されており、フォントカード制御回路５０ａ
は、アクセスデータ幅レジスタ５２の値が３２ビットを
示す値である場合には、前記アドレスバス１１ａを介し
て出力されるＡ１のアドレスデータを、そのままアドレ
スバス１４ａを介してフォントカード４に出力する。

【００５５】つまり、フォントカード制御回路５０ａ
は、図６に示すように、フォントカード４に対してＡ１
のアドレスデータとして「０」を出力して、リード信号
ＲＤ＃をローレベルに切り換え、このアドレスデータに
対応して１６ビットのデータが出力されるタイミングで
ＣＰＵ１に対してレディ信号ＲＥＡＤＹ＃をローレベル
に切り換える。これにより、ＣＰＵ１は、例えばアドレ
ス「＄１０００−００００」のデータとして上位１バイ
ト、アドレス「＄１０００−０００１」のデータとして
下位１バイトのデータを読み出す。

【００５６】次に、ＣＰＵ１からはＡ１のアドレスデー
タとして「１」が出力されるので、フォントカード制御
回路５０ａは、フォントカード４に対してＡ１のアドレ
スデータとして「１」を出力して、一旦ハイレベルに切
り換えたリード信号ＲＤ＃をローレベルに切り換え、こ
のアドレスデータに対応して１６ビットのデータが出力
されるタイミングでＣＰＵ１に対する２回目のレディ信
号ＲＥＡＤＹ＃のローレベルへの切り換えを行う。これ
により、ＣＰＵ１は、例えばアドレス「＄１０００−０
００２」のデータとして上位１バイト、アドレス「＄１
０００−０００３」のデータとして下位１バイトのデー
タを読み出す。

【００５７】以上のように、１回の読み出しサイクル中
に、Ａ１のアドレスデータを切り換えて読み出すことに
より、１６ビットのデータバス幅を有するフォントカー
ド４から、適切に３２ビットのデータを読み出すことが
できる。

【００５８】（１６ビットリード） （１）「＄１２００−００００、＄１２００−０００
１」の１６ビット 次に、「＄１２００−００００」〜「＄１２ＦＦ−ＦＦ
ＦＦ」の領域からデータを読み出す場合について説明す
る。この場合には、１回の読み出しサイクルにおいて、
１６ビット単位でデータを読み出す必要がある。つま
り、この領域から３２ビットのデータを読み出すには、
２回の読み出しサイクルを必要とする。

【００５９】そこで、まず、アクセスデータ幅レジスタ
５２には１６ビット幅の情報を書き込み、アドレスレジ
スタ５１には最初に「００」を書き込む。これは、１回
目の読み出しサイクルにおいては、ＣＰＵ１から出力さ
れるアドレスデータによって示されるアドレスからの２
バイトの領域を読み出すためである。

【００６０】ＣＰＵ１は、１回目の読み出しサイクルの
開始に先立って、以上のようなアドレスレジスタ５１と
アクセスデータ幅レジスタ５２の設定を行い、図７
（Ａ）に示すように、各レジスタの設定後にアドレスス
トローブ信号ＡＳ＃をローレベルに切り換える。

【００６１】この時、例えばアドレスデータとして「＄
１２００−００００」が設定されてとすると、フォント
カード制御回路５０ａは、前記アドレスレジスタ５１の
値が「００」であるので、アドレスの最下位から２ビッ
ト目のＡ１のアドレスデータとして、「０」をフォント
カードに対して出力する。そしてリード信号ＲＤ＃をロ
ーレベルに切り換え、このアドレスデータに対応して１
６ビットのデータが出力されるタイミングでＣＰＵ１に
対してレディ信号ＲＥＡＤＹ＃をローレベルに切り換え
る。これにより、ＣＰＵ１は、例えばアドレス「＄１２
００−００００」のデータとして上位１バイト、アドレ
ス「＄１２００−０００１」のデータとして下位１バイ
トのデータを読み出す。

【００６２】（２）「＄１２００−０００２、＄１２０
０−０００３」の１６ビット 次に、ＣＰＵ１は、更に上位の２バイトのデータを読み
出そうとして、Ａ１のアドレスデータを「１」に切り換
える。しかしながら、上述したように、「＄１２００−
００００」からの領域については、フォントカード４に
対して１回の読み出しサイクルについて、１６ビットの
データの読み出ししか行わないので、フォントカード制
御回路５０ａは、前記下位の２バイトのデータの読み出
しを行わないように制御を行う。つまり、Ａ１のアドレ
スデータの切り換えを行わず、Ａ１のアドレスデータを
「０」のままに維持する。従って、フォントカード４か
ら出力されるデータは変化しないが、ＣＰＵ１に対して
は、あたかも２回目の読み出しを行ったかのように、２
回目のレディ信号ＲＥＡＤＹ＃のローレベルへの切り換
えを行う。これにより、ＣＰＵ１は、例えばアドレス
「＄１２００−０００２」のデータとして上位１バイ
ト、アドレス「＄１２００−０００３」のデータとして
下位１バイトのデータを読み出すことになるが、これら
のデータは入出力データとして採用しないように、制御
プログラムを構成する。

【００６３】次に、下位の２バイトのデータを読み出す
ための２回目の読み出しサイクルを実行するが、この場
合には、ＣＰＵ１により、１回目と同じアドレスをアク
セスするように制御プログラムを構成する。つまり、こ
の例では、再び「＄１２００−００００」のアドレスデ
ータをＣＰＵ１から出力させる。しかし、１回目の読み
出しサイクルとは異なり、アドレスレジスタ５１の値と
して「１０」を設定する。そして、フォントカード制御
回路５０ａは、このアドレスレジスタ５１の値を参照し
て、Ａ１のアドレスデータとして「１」をフォントカー
ド４に出力する。従って、２回目の読み出しサイクルに
おいては、図７（Ｂ）に示すように、ＣＰＵ１からはＡ
１のアドレスデータとして「０」が出力されるが、フォ
ントカード４に対してはフォントカード制御回路５０ａ
からＡ１のアドレスデータとして「１」が出力されてお
り、フォントカード４からは、下位２バイトのデータが
出力されることになる。そして、この２バイトのデータ
が出力されるタイミングでＣＰＵ１に対してレディ信号
ＲＥＡＤＹ＃をローレベルに切り換えることにより、Ｃ
ＰＵ１は、例えばアドレス「＄１２００−００００」の
データとして上位１バイト、アドレス「＄１２００−０
００１」のデータとして下位１バイトのデータを読み出
すが、これらのアドレスに対応するデータは、前記１回
目の読み出しサイクルにて既に読み出し済みであるた
め、これらのデータを入出力データとして採用しないよ
うに制御プログラムを構成する。

【００６４】次に、ＣＰＵ１からは、Ａ１のアドレスデ
ータとして「１」が出力されるが、フォントカード制御
回路５０ａはフォントカード４に対するＡ１のアドレス
データとして「１」が出力され続けており、フォントカ
ード４の出力は変化しない。そして、ＣＰＵ１に対して
２回目のレディ信号ＲＥＡＤＹ＃のローレベルへの切り
換えを行うことにより、アドレス「＄１２００−０００
２」のデータとして上位１バイト、アドレス「＄１２０
０−０００３」のデータとして下位１バイトのデータが
読み出される。これらの２バイトのデータは、フォン
トカード４の出力として、前記１回目の読み出しサイク
ルにて読み出された上位２バイトのデータに対する下位
２バイトのデータであり、前記１回目の読み出しサイク
ルと当該２回目の読み出しサイクルとの２回の読み出し
サイクルにより、４バイトのデータが得られることにな
る。

【００６５】このように、１６ビット単位でデータを読
み出す領域においては、ＣＰＵ１から出力されるアドレ
スデータに拘わらず、フォントカード制御回路５０ａに
てアドレスレジスタ５１の内容を参照してＡ１のアドレ
スデータを決定し、フォントカード４に出力するので、
ＣＰＵ１が１回の読み出しサイクルで３２ビット毎にし
かデータの読み出しを行うことができない場合でも、フ
ォントカード４の仕様通りに１６ビット単位でデータの
読み取ることができる。

【００６６】（８ビットリード） （１）「＄１３００−００００」の８ビット 次に、「＄１３００−００００」〜「＄１３ＦＦ−ＦＦ
ＦＦ」の領域からデータを読み出す場合について説明す
る。この場合には、１回の読み出しサイクルにおいて、
８ビット単位でデータを読み出す必要がある。つまり、
この領域から３２ビットのデータを読み出すには、４回
の読み出しサイクルを必要とする。

【００６７】そこで、まず、アクセスデータ幅レジスタ
５２には８ビット幅の情報を書き込み、アドレスレジス
タ５１には最初に「００」を書き込む。これは、１回目
の読み出しサイクルにおいては、ＣＰＵ１から出力され
るアドレスデータによって示されるアドレスからの１バ
イトの領域を読み出すためである。

【００６８】ＣＰＵ１は、１回目の読み出しサイクルの
開始に先立って、以上のようなアドレスレジスタ５１と
アクセスデータ幅レジスタ５２の設定を行い、図８
（Ａ）に示すように、各レジスタの設定後にアドレスス
トローブ信号ＡＳ＃をローレベルに切り換える。

【００６９】この時、例えばアドレスデータとして「＄
１３００−００００」が設定されてとすると、フォント
カード制御回路５０ａは、前記アドレスレジスタ５１の
値が「００」であるので、アドレスの最下位から２ビッ
ト目のＡ１のアドレスデータとして、「０」をフォント
カードに対して出力する。また、チップセレクト信号Ｃ
Ｓ０＃をローレベルに切り換え、チップセレクト信号Ｃ
Ｓ１＃はハイレベルに維持する。このチップセレクト信
号とは、ＣＳ０＃がローレベルの場合には、その読み出
しサイクルにおいて読み出された２バイトのデータの
内、偶数アドレスに係るデータを出力させるための制御
信号であり、ＣＳ１＃がローレベルの場合には、その読
み出しサイクルにおいて読み出された２バイトのデータ
の内、奇数アドレスに係るデータを出力させるための制
御信号である。

【００７０】従って、Ａ１のアドレスデータを「０」に
設定し、チップセレクト信号ＣＳ０＃をローレベルに設
定した上で、リード信号ＲＤ＃をローレベルに切り換え
ると、アドレスデータに対応して偶数アドレスの８ビッ
トのデータが出力される。

【００７１】そして、前記１６ビットのデータが出力さ
れるタイミングでＣＰＵ１に対してレディ信号ＲＥＡＤ
Ｙ＃をローレベルに切り換える。これにより、ＣＰＵ１
は、例えばアドレス「＄１３００−００００」のデータ
として上位１バイト、更にアドレス「＄１３００−００
０１」のデータとして無効な下位１バイトのデータを読
み出すことになる。しかし、アドレス「＄１３００−０
０００」のデータとしの上位１バイトのみを入出力デー
タとして採用するように制御プログラムを構成する。

【００７２】次に、ＣＰＵ１は、更に下位の２バイトの
データを読み出そうとして、Ａ１のアドレスデータを
「１」に切り換える。しかしながら、上述したように、
「＄１３００−００００」からの領域については、フォ
ントカード４に対して１回の読み出しサイクルについ
て、８ビットのデータの読み出ししか行わないので、フ
ォントカード制御回路５０ａは、前記下位の２バイトの
データの読み出しを行わないように制御を行う。つま
り、Ａ１のアドレスデータ及びチップセレクト信号ＣＳ
０＃、ＣＳ１＃の切り換えを行わず、Ａ１のアドレスデ
ータを「０」のままに維持する。従って、フォントカー
ド４から出力されるデータは変化しないが、ＣＰＵ１に
対しては、あたかも２回目の読み出しを行ったかのよう
に、２回目のレディ信号ＲＥＡＤＹ＃のローレベルへの
切り換えを行う。これにより、ＣＰＵ１は、例えばアド
レス「＄１２００−０００２」のデータとして上位１バ
イト、アドレス「＄１２００−０００３」のデータとし
て下位１バイトのデータを読み出すことになるが、これ
らのデータは入出力データとして採用しないように、制
御プログラムを構成する。

【００７３】（２）「＄１３００−０００１」の８ビッ
ト 次に、奇数アドレスの１バイトのデータを読み出すため
の２回目の読み出しサイクルを実行するが、この場合に
は、ＣＰＵ１により、１回目と同じアドレスをアクセス
するように制御プログラムを構成する。つまり、この例
では、再び「＄１３００−００００」のアドレスデータ
をＣＰＵ１から出力させる。しかし、１回目の読み出し
サイクルとは異なり、アドレスレジスタ５１の値として
「０１」を設定する。そして、フォントカード制御回路
５０ａは、このアドレスレジスタ５１の値と、アクセス
データ幅レジスタ５２の値を参照して、Ａ１のアドレス
データとして「０」をフォントカード４に出力すると共
に、チップセレクト信号ＣＳ０＃をハイレベルに、また
チップセレクト信号ＣＳ１＃をローレベルに切り換え
る。従って、２回目の読み出しサイクルにおいては、図
８（Ｂ）に示すように、最初にＣＰＵ１からＡ１のアド
レスデータとして「０」が出力され、フォントカード４
に対してはフォントカード制御回路５０ａからＡ１のア
ドレスデータとして「０」が出力されるが、チップセレ
クト信号ＣＳ１＃がローレベルであるため、フォントカ
ード４からは、奇数アドレスの１バイトのデータが出力
されることになる。そして、この奇数アドレスの１バイ
トのデータが出力されるタイミングでＣＰＵ１に対して
レディ信号ＲＥＡＤＹ＃をローレベルに切り換えること
により、ＣＰＵ１は、例えばアドレス「＄１３００−０
０００」のデータとして１バイト、アドレス「＄１３０
０−０００１」のデータとして１バイトのデータを読み
出すことになり、奇数アドレスである「＄１３００−０
００１」のデータのみを入出力データとして採用するよ
うに制御プログラムを構成する。

【００７４】次に、ＣＰＵ１からはＡ１のアドレスデー
タとして「１」が出力されるが、フォントカード制御回
路５０ａはフォントカード４に対するＡ１のアドレスデ
ータとして「０」が出力され続けており、更にチップセ
レクト信号も変化させないので、フォントカード４の出
力は変化しない。そして、ＣＰＵ１に対して２回目のレ
ディ信号ＲＥＡＤＹ＃のローレベルへの切り換えを行う
ことにより、アドレス「＄１３００−０００２」のデー
タとして上位１バイト、アドレス「＄１３００−０００
３」のデータとして下位１バイトのデータが読み出され
るが、これらのデータは入出力データとして採用しない
ように制御プログラムを構成する。

【００７５】以上のように、図８（Ａ）の１回目の読み
出しサイクル、及び図８（Ｂ）の２回目の読み出しサイ
クルにより、３２ビットのデータの内、上位２バイトの
データが得られたことになる。

【００７６】（３）「＄１３００−０００２」の８ビッ
ト 次に、３２ビットのデータの内の下位の２バイトのデー
タを得るために、更に同じアドレスについての読み出し
サイクルを繰り返す。ＣＰＵ１からは、再びＡ１のアド
レスデータとして「０」が出力されるが、この３回目の
読み出しサイクルは、下位２バイト中の偶数アドレスの
１バイトを読み出すサイクルであるから、アドレスレジ
スタ５１の値は「１０」に設定される。フォントカード
制御回路５０ａはこのアドレスレジスタ５１の値を参照
することにより、図８（Ｃ）に示すように、フォントカ
ード４に対するＡ１のアドレスデータとして「１」を出
力し、チップセレクト信号ＣＳ０＃をローレベルに切り
換え、チップセレクト信号ＣＳ１＃をハイレベルに設定
する。そして、リード信号ＲＤ＃をローレベルに切り換
えると、アドレスデータに対応して偶数アドレスの８ビ
ットのデータが出力され、前記８ビットのデータが出力
されるタイミングでＣＰＵ１に対してレディ信号ＲＥＡ
ＤＹ＃をローレベルに切り換えることにより、ＣＰＵ１
は、例えばアドレス「＄１３００−００００」のデータ
として上位１バイト、更にアドレス「＄１３００−００
０１」のデータとして無効な下位１バイトのデータを読
み出すことになる。しかし、これらのデータは入出力デ
ータとして採用しないように制御プログラムを構成す
る。

【００７７】次に、ＣＰＵ１は、次の下位の２バイトの
データを読み出そうとして、Ａ１のアドレスデータを
「１」に切り換える。しかしながら、フォントカード制
御回路５０ａからはＡ１のアドレスデータとして「１」
が出力され続けており、チップセレクト信号も変化させ
ないので、フォントカード４の出力は変化しない。従っ
て、ＣＰＵ１に対して２回目のレディ信号ＲＥＡＤＹ＃
のローレベルへの切り換えを行うことにより、ＣＰＵ１
は、例えばアドレス「＄１３００−０００２」のデータ
として上位１バイト、アドレス「＄１３００−０００
３」のデータとして下位１バイトのデータを読み出すこ
とになるが、アドレス「＄１３００−０００２」のデー
タを採用するように、制御プログラムを構成する。

【００７８】（４）「＄１３００−０００３」の８ビッ
ト 最後に、奇数アドレスである「＄１３００−０００３」
の１バイトのデータを読み出すための４回目の読み出し
サイクルを実行する。この場合も、ＣＰＵ１により、１
〜３回目と同じアドレスである「＄１３００−０００
０」をアクセスするように制御プログラムを構成する。
しかし、３回目の読み出しサイクルとは異なり、アドレ
スレジスタ５１の値には「１１」を設定する。そして、
フォントカード制御回路５０ａは、このアドレスレジス
タ５１の値と、アクセスデータ幅レジスタ５２の値を参
照して、Ａ１のアドレスデータとして「１」をフォント
カード４に出力すると共に、チップセレクト信号ＣＳ０
＃をハイレベルに、またチップセレクト信号ＣＳ１＃を
ローレベルに切り換える。従って、４回目の読み出しサ
イクルにおいては、図８（Ｄ）に示すように、ＣＰＵ１
からＡ１のアドレスデータとして「１」が出力される
が、フォントカード４に対してはフォントカード制御回
路５０ａからＡ１のアドレスデータとして「１」が出力
され、チップセレクト信号ＣＳ１＃がローレベルである
ため、フォントカード４からは、奇数アドレスの１バイ
トのデータが出力されることになる。そして、この奇数
アドレスの１バイトのデータが出力されるタイミングで
ＣＰＵ１に対してレディ信号ＲＥＡＤＹ＃をローレベル
に切り換えることにより、ＣＰＵ１は、例えばアドレス
「＄１３００−００００」のデータとして１バイト、ア
ドレス「＄１３００−０００１」のデータとして１バイ
トのデータを読み出すことになる。しかし、これらのデ
ータは入出力データとしては採用しないように制御プロ
グラムを構成する。

【００７９】次に、ＣＰＵ１からはＡ１のアドレスデー
タとして「１」の出力を維持し、また、チップセレクト
信号も変化させないので、フォントカード４の出力は変
化しない。そして、ＣＰＵ１に対して２回目のレディ信
号ＲＥＡＤＹ＃のローレベルへの切り換えを行うことに
より、アドレス「＄１３００−０００２」のデータとし
て上位１バイト、アドレス「＄１３００−０００３」の
データとして下位１バイトのデータが読み出されるが、
ここで得られるデータは、チップセレクト信号ＣＳ１＃
がローレベルの場合のデータなので、偶数アドレス「＄
１３００−０００２」のデータは入出力データとして採
用しないように制御プログラムを構成する。

【００８０】以上のように、図８（Ｂ）の３回目の読み
出しサイクル、及び図８（Ｄ）の４回目の読み出しサイ
クルにより、３２ビットのデータの内、下位２バイトの
データが得られたことになる。

【００８１】そして、図８（Ａ）〜図８（Ｄ）の１回目
から４回目の合計４回の読み出しサイクルにより、３２
ビットのデータが得られたことになる。

【００８２】このように、８ビット単位でデータを読み
出す領域においては、ＣＰＵ１から出力されるアドレス
データに拘わらず、フォントカード制御回路５０ａにて
アドレスレジスタ５１の内容を参照してＡ１のアドレス
データを決定し、フォントカード４に出力するので、Ｃ
ＰＵ１が１回の読み出しサイクルで３２ビット毎にしか
データの読み出しを行うことができない場合でも、フォ
ントカード４の仕様通りに８ビット単位でデータの読み
取ることができる。

【００８３】なお、本実施形態においては、１６ビット
の読み出しにおいては、上位２バイトの読み出しサイク
ルと、下位２バイトの読み出しサイクルを２回連続して
行い、また、８ビットの読み出しにおいては、各１バイ
トの読み出しサイクルを４回連続して行った例について
説明したが、本発明はこれに限られるものではなく、夫
々の読み出しサイクルを独立して行うことができる。こ
れは、夫々の読み出しサイクルにおけるフォントカード
制御回路５０ａからフォントカード４に対するＡ１のア
ドレスデータの出力及びチップセレクト信号ＣＳ０＃、
ＣＳ１＃の出力、並びに夫々の読み出しサイクルにおけ
る下位２ビットのアドレスを、アクセスデータ幅レジス
タ５２とアドレスレジスタ５１の内容の組み合わせか
ら、夫々独立して認識することができるためである。

【００８４】以下に、アクセスデータ幅レジスタ５２と
アドレスレジスタ５１の内容の組み合わせをまとめて示
す。

【００８５】

【表１】 以上のように本実施形態によれば、ＣＰＵが１回の読み
出しサイクルにおいて、３２ビット単位での読み出しし
かできない場合であっても、１回の読み出しサイクルに
おいて３２ビット単位、１６ビット単位、あるいは８ビ
ット単位で読み出しを行う必要のある記憶装置のデータ
を、適切に読み出すことができる。その結果、使用でき
るフォントカード等の記憶装置として、多くの種類の記
憶装置を用いることが可能になるため、プリントシステ
ム等のデータ処理システムにおいて、多種多様なデータ
処理を行うことができる。

【００８６】なお、本実施形態においては、ＣＰＵとし
て、１回の読み出しサイクル中に、異なるアドレスを２
回出力して、１６ビットずつのデータの読み出しが可能
なものを用いたが、本発明は、ＣＰＵにこのような機能
が備えられていなくても実現可能である。この場合に、
１６ビットのデータバス幅しか有していない記憶装置に
対して、３２ビットの読み出しを行うには、２回の読み
出しサイクルを実行すれば良く、夫々の読み出しサイク
ルにおいて、アドレスレジスタ５１の値を変更するよう
にすれば良い。

【００８７】また、本実施形態においては、１６ビット
読み出しサイクル時と、８ビット読み出しサイクル時に
おいて、読み出したデータを有効な入出力データとして
採用する順序を、上述したように読み出した順序とした
例について説明したが、本発明はこれに限られるもので
はなく、何れのデータを有効な入出力データとして採用
しても良い。

【００８８】また、本実施形態においては、ＣＰＵとし
て３２ビットのものを用い、フォントカードとして３２
ビット、１６ビット、及び８ビット単位で読み出しを必
要するものを用いた例について説明したが、本発明はこ
れらに限られるものではなく、ＣＰＵとして１６ビッ
ト、あるいは６４ビット等の適宜のものを用いることが
でき、また、これに併せてフォントカードの読み出しを
６４ビット単位等の適宜の単位で行う場合に適用可能で
ある。

【００８９】更に、本実施形態では、記憶装置の例とし
て、フォントカードを用いて場合について説明したが、
本発明はこれに限られるものではなく、ハードディスク
カード、フォントカートリッジ等の適宜の記憶装置に適
用可能である。

【００９０】また、本実施形態においては、プリンタシ
ステムに本発明を適用した場合について説明したが、上
述したようなモードレジスタの設定を行う記憶装置を用
いてるデータ処理システムであれば、他のシステムにも
適用可能である。例えばパーソナルコンピュータ、ワー
ドプロセッサ、複写機、通信装置等のデータ処理システ
ムに適用可能である。

【００９１】

【発明の効果】請求項１に記載のデータ処理システムに
よれば、データの読み出しが第１のビット幅よりも小さ
い第２のビット幅で行われる縮小バスサイズ領域に対し
て行われる場合には、データ処理装置から出力されるア
ドレスデータに拘わらず、アドレス指定データ制御装置
により、第２のビット幅分のデータが記憶された領域の
アドレスを指定するデータの少なくとも一部を生成して
接続装置を介して記憶装置に出力し、第２のビット幅で
の第１のビット幅分のデータの読み出しを行った後に、
有効な第２のビット幅のデータを抽出する。その結果、
データ処理装置がデータの読み出しを第１のビット幅で
行う必要があるにも拘わらず、第２のビット幅での読み
出しを行う必要がある記憶装置を用いることができ、使
用可能な記憶装置の種類を増やすことができる。従っ
て、既存の資源を充分に活用して多種多様なデータ処理
を行うことができる。

【００９２】請求項２に記載のデータ処理システムによ
れば、前記選択指示データには、前記部分記憶領域のア
ドレスの一部を示すデータが含まれるので、記憶装置の
仕様によって決定される特定のビット幅に相当する特殊
なアドレス指定を、データ処理装置のアドレス指定デー
タにより行う必要がないので、ソフトウェア資源の変更
を少なく抑えることができる。

【００９３】請求項３に記載のデータ処理システムによ
れば、前記選択指示データには、前記第２のビット幅を
示すデータが含まれているので、記憶装置における前記
第２のビット幅が領域毎に異なる場合でも、各領域の第
２のビット幅に対応した適切なアドレスでのアクセスを
行うことができる。

【００９４】請求項４に記載のデータ処理システムによ
れば、前記第１のビット幅は、前記第２のビット幅の倍
数であり、前記アドレス指定データ制御装置は、前記選
択指示データに基づいて、当該倍数の値を表現可能なビ
ット数分のアドレスデータを生成し、前記接続装置を介
して前記記憶装置のアドレスバスに出力するので、デー
タ処理装置が第１のビット幅でしか行えない場合でも、
確実なデータの読み出しを保証することができる。

【００９５】請求項５に記載のデータ処理システムによ
れば、前記アドレス指定データ制御装置は、前記選択指
示データに基づいて、前記部分記憶領域のアドレスを指
定するデータの少なくとも一部として、前記アドレスデ
ータと共に、当該アドレスの偶数アドレスまたは奇数ア
ドレスを指定するデータを生成し、前記接続装置を介し
て前記記憶装置に出力するので、前記記憶装置に必要と
なる前記第２のビット幅が、複数の値に亘って存在する
場合でも、ハードウェアの共通化を図りつつ、確実に第
２のビット幅でのデータの読み出しを行うことができ
る。

【図面の簡単な説明】

【図１】本発明の一実施形態におけるデータ処理システ
ムの概略構成を示すブロック図である。

【図２】図１のデータ処理システムにおけるメモリマッ
プを示す図である。

【図３】図１のデータ処理システムにおける一般的なＲ
ＯＭの読み出しサイクル時の各種信号のタイミングを示
すタイミングチャートである。

【図４】図１のブロック図から、記憶装置及び記憶装置
の制御装置を抜き出したブロック図である。

【図５】図１のデータ処理システムにおいて、読み出し
データ幅に制限のある記憶装置に対するデータ読み出し
制御の概略を示すフローチャートである。

【図６】図１のデータ処理システムにおいて、読み出し
データ幅に制限のある記憶装置に対する、３２ビット幅
での読み出しサイクル時の各種信号のタイミングを示す
タイミングチャートである。

【図７】（Ａ）は、図１のデータ処理システムにおい
て、読み出しデータ幅に制限のある記憶装置に対する、
上位１６ビットの読み出しサイクル時の各種信号のタイ
ミングを示すタイミングチャート、（Ｂ）は、当該記憶
装置に対する、下位１６ビットの読み出しサイクル時の
各種信号のタイミングを示すタイミングチャートであ
る。

【図８】（Ａ）は、図１のデータ処理システムにおい
て、読み出しデータ幅に制限のある記憶装置に対する、
最上位８ビットの読み出しサイクル時の各種信号のタイ
ミングを示すタイミングチャート、（Ｂ）は、当該記憶
装置に対する、上位８ビットの読み出しサイクル時の各
種信号のタイミングを示すタイミングチャート、（Ｃ）
は、当該記憶装置に対する、下位８ビットの読み出しサ
イクル時の各種信号のタイミングを示すタイミングチャ
ート、（Ｄ）は、当該記憶装置に対する、最下位８ビッ
トの読み出しサイクル時の各種信号のタイミングを示す
タイミングチャートである。

【符号の説明】

１…ＣＰＵ ２ａ,２ｂ…ＲＯＭ ３…内蔵ＲＡＭ ４…フォントカード ５…ＡＳＩＣ ５ａ…メモリ制御回路 ５ｂ…Ｉ／Ｏ制御回路 ５ｃ…エンジン制御回路 ５ｄ…Ｉ／Ｆ制御回路 ６…ＳＷパネル ７…プリントエンジン １０…ホスト ５０ａ…フォントカード制御回路 ５１…アドレスレジスタ ５２…アクセスデータ幅レジスタ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 外部の装置からの処理対象データの読み
   出しを第１のビット幅で行うデータ処理装置と、前記処
   理対象データの読み出しが前記第１のビット幅よりも少
   ない第２のビット幅で行われる縮小バスサイズ領域を有
   する記憶装置が着脱自在であり、該記憶装置の装着時に
   て前記データ処理装置と該記憶装置との接続を図る接続
   装置と、前記データ処理装置からの所定の指示データに
   基づき前記記憶装置の記憶領域のアドレスを指定するデ
   ータの少なくとも一部を前記接続装置を介して出力する
   アドレス指定データ制御装置とを備えたデータ処理シス
   テムであって、 前記データ処理装置は、 少なくとも前記記憶装置内における前記第１のビット幅
   分の処理対象データが記憶された基準記憶領域のアドレ
   スを指定するデータを出力するアドレス指定データ出力
   手段と、 前記縮小バスサイズ領域に相当する基準記憶領域のアド
   レスを指定する場合には、アドレスを指定するデータに
   対応して前記第１のビット幅で読み出される処理対象デ
   ータに基づいて、前記第２のビット幅の有効な処理対象
   データを抽出する有効処理対象データ抽出手段と、 前記縮小バスサイズ領域に相当する基準記憶領域内にお
   いて、前記第２のビット幅分のデータが記憶された所望
   の部分記憶領域を選択し、選択指示データを出力する部
   分記憶領域選択手段と、を備え前記アドレス指定データ
   制御装置は、 前記選択指示データに基づいて、前記部分記憶領域のア
   ドレスを指定するデータの少なくとも一部を生成し、前
   記接続装置を介して前記記憶装置に出力する、 ことを特徴とするデータ処理システム。
2. 【請求項２】 前記選択指示データには、前記部分記憶
   領域のアドレスの一部を示すデータが含まれることを特
   徴とする請求項１に記載のデータ処理システム。
3. 【請求項３】 前記選択指示データには、前記第２のビ
   ット幅を示すデータが含まれていることを特徴とする請
   求項１に記載のデータ処理システム。
4. 【請求項４】 前記第１のビット幅は、前記第２のビッ
   ト幅の倍数であり、前記アドレス指定データ制御装置
   は、前記選択指示データに基づいて、当該倍数の値を表
   現可能なビット数分のアドレスデータを生成し、前記接
   続装置を介して前記記憶装置のアドレスバスに出力する
   ことを特徴とする請求項１乃至請求項３のいずれか一項
   に記載のデータ処理システム。
5. 【請求項５】 前記アドレス指定データ制御装置は、前
   記選択指示データに基づいて、前記部分記憶領域のアド
   レスを指定するデータの少なくとも一部として、前記ア
   ドレスデータと共に、当該アドレスの偶数アドレスまた
   は奇数アドレスを指定するデータを生成し、前記接続装
   置を介して前記記憶装置に出力することを特徴とする請
   求項４に記載のデータ処理システム。