JP2832994B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2832994B2 JP2832994B2 JP1102406A JP10240689A JP2832994B2 JP 2832994 B2 JP2832994 B2 JP 2832994B2 JP 1102406 A JP1102406 A JP 1102406A JP 10240689 A JP10240689 A JP 10240689A JP 2832994 B2 JP2832994 B2 JP 2832994B2
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- Japan
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- terminal
- identification signal
- output
- signal
- semiconductor integrated
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特に共通の半導体基
板から複数の品種を派生してなるマスタースライス型半
導体集積回路の識別システムを有する半導体集積回路に
関する。
板から複数の品種を派生してなるマスタースライス型半
導体集積回路の識別システムを有する半導体集積回路に
関する。
一般に、ゲートアレイに代表されるマスタースライス
型半導体集積回路は、多品種にわたる製品が同一生産ラ
インで製造から出荷までが行われている。また、各品種
において逐時機能改善も行われており、その改良製品も
旧製品と並行して生産ラインに乗ることがある。
型半導体集積回路は、多品種にわたる製品が同一生産ラ
インで製造から出荷までが行われている。また、各品種
において逐時機能改善も行われており、その改良製品も
旧製品と並行して生産ラインに乗ることがある。
これら多数の類似製品を識別管理するために、従来か
らチップ上や実装パッケージ上に識別用の符号を刻印
し、更には、チップ個々に電気的信号パターンを発生す
る回路を設けたりすることが行われている。
らチップ上や実装パッケージ上に識別用の符号を刻印
し、更には、チップ個々に電気的信号パターンを発生す
る回路を設けたりすることが行われている。
〔発明が解決しようとする課題〕 上述した従来の半導体集積回路は、刻印した符号を用
いたものは視覚を介する必要があり、人手または高度な
画像認識システムが必要になるという欠点がある。
いたものは視覚を介する必要があり、人手または高度な
画像認識システムが必要になるという欠点がある。
また、チップ内に電気的信号を発生する回路を設けた
ものは、品種判別を自動化する上で大きな利点をもつ
が、この電気的識別機能をチップをパッケージへ封入し
た後、選別から出荷、更に、市場に出てからも維持しよ
うとした場合、本来の製品機能を阻害するという欠点が
ある。
ものは、品種判別を自動化する上で大きな利点をもつ
が、この電気的識別機能をチップをパッケージへ封入し
た後、選別から出荷、更に、市場に出てからも維持しよ
うとした場合、本来の製品機能を阻害するという欠点が
ある。
例えば、識別信号出力またはその制御用入力端子のた
めに本来使用可能な信号端子が少くなったり、あるい
は、識別用の入・出力端子を他の通常端子と並列に共用
し、識別信号出力モード特殊な制御信号パターンに設定
したとしても、製品本来の入力信号パターンを限定する
ことになり、かつ、実使用時に誤った信号を加えたため
に、大きな誤動作を引き起こすことがあるという欠点が
ある。
めに本来使用可能な信号端子が少くなったり、あるい
は、識別用の入・出力端子を他の通常端子と並列に共用
し、識別信号出力モード特殊な制御信号パターンに設定
したとしても、製品本来の入力信号パターンを限定する
ことになり、かつ、実使用時に誤った信号を加えたため
に、大きな誤動作を引き起こすことがあるという欠点が
ある。
本発明の半導体集積回路は、半導体集積回路チップ内
に設けた識別信号を発生する識別信号発生回路と、通常
動作時には入力端子として機能し、テストモード時には
前記識別信号を出力する出力端子として機能する識別信
号出力端子と、通常動作時には入力端子として機能し、
テストモード時には前記識別信号を前記識別信号出力端
子に出力するか否かの制御をするテストモード設定信号
の入力端子として機能する制御信号入力端子とを有し、
前記制御信号入力端子に印加する電圧レベルが通常の動
作時の電圧レベルとは異なるレベルのとき前記テストモ
ード設定信号として有効し、テストモードとするように
している。
に設けた識別信号を発生する識別信号発生回路と、通常
動作時には入力端子として機能し、テストモード時には
前記識別信号を出力する出力端子として機能する識別信
号出力端子と、通常動作時には入力端子として機能し、
テストモード時には前記識別信号を前記識別信号出力端
子に出力するか否かの制御をするテストモード設定信号
の入力端子として機能する制御信号入力端子とを有し、
前記制御信号入力端子に印加する電圧レベルが通常の動
作時の電圧レベルとは異なるレベルのとき前記テストモ
ード設定信号として有効し、テストモードとするように
している。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の等価回路図である。
第１の実施例は一般的なMOS型半導体集積回路の場合に
ついて示す。
第１の実施例は一般的なMOS型半導体集積回路の場合に
ついて示す。
第１図において、端子T1〜T9は通常動作時は入力端子
であるが、チップ識別時には端子T1〜T8は識別信号出力
端子となり、端子T9は識別信号出力の制御用端子とな
る。抵抗R1〜R9は静電保護用抵抗で多結晶シリコン又は
拡散抵抗で形成される。トランジスタMT1〜MT9は通常は
静電保護用のMOSトランジスタで、チップ識別時にはト
ランジスタMT1〜MT8は識別信号出力用のトランジスタと
なる。BT1は識別信号制御回路を構成するNPN型のバイポ
ーラトランジスタ、RLは負荷用の拡散抵抗、B1は信号反
転用のインバータを示す。I1〜I9はMOS型の通常入力用
の入力バッファである。
であるが、チップ識別時には端子T1〜T8は識別信号出力
端子となり、端子T9は識別信号出力の制御用端子とな
る。抵抗R1〜R9は静電保護用抵抗で多結晶シリコン又は
拡散抵抗で形成される。トランジスタMT1〜MT9は通常は
静電保護用のMOSトランジスタで、チップ識別時にはト
ランジスタMT1〜MT8は識別信号出力用のトランジスタと
なる。BT1は識別信号制御回路を構成するNPN型のバイポ
ーラトランジスタ、RLは負荷用の拡散抵抗、B1は信号反
転用のインバータを示す。I1〜I9はMOS型の通常入力用
の入力バッファである。
トランジスタMT1〜MT8のゲート端子は識別信号パター
ンに応じて低レベルの接地端子あるいはインバータB1の
出力端子に接続される。
ンに応じて低レベルの接地端子あるいはインバータB1の
出力端子に接続される。
通常動作時に、端子T1〜T9に加わる電位は接地電位か
ら電源＋VDDの範囲であり、端子T9に接続されているバ
イポーラトランジスタBT1は非導通状態となり、インバ
ータB1の出力レベルは低レベルとなり、トランジスタMT
1〜MT8はすべて非導通状態となる。即ち、入力電圧レベ
ルが定格範囲の接地電位から電源＋VDDの範囲内であれ
ば、端子T1〜T9は入力専用端子としてのみ機能し、その
端子インピーダスも他の本発明を実施しない端子と同様
に高インピーダンス状態となる。
ら電源＋VDDの範囲であり、端子T9に接続されているバ
イポーラトランジスタBT1は非導通状態となり、インバ
ータB1の出力レベルは低レベルとなり、トランジスタMT
1〜MT8はすべて非導通状態となる。即ち、入力電圧レベ
ルが定格範囲の接地電位から電源＋VDDの範囲内であれ
ば、端子T1〜T9は入力専用端子としてのみ機能し、その
端子インピーダスも他の本発明を実施しない端子と同様
に高インピーダンス状態となる。
識別信号を出力させたい場合は、端子T9の信号レベル
を接地電位より低い負電位とする。このとき、バイポー
ラトランジスタBT1のベースからエミッタ間に流れる電
流をIBEとし、バイポーラトランジスタBT1の直流電流増
加率をhFE、インバータB1の入力しきい電圧をVTとする
と、インバータB1の出力レベルが高レベルになる条件は
式（１）のように示される。ただし、RLは負荷用の拡散
抵抗RLの抵抗値である。
を接地電位より低い負電位とする。このとき、バイポー
ラトランジスタBT1のベースからエミッタ間に流れる電
流をIBEとし、バイポーラトランジスタBT1の直流電流増
加率をhFE、インバータB1の入力しきい電圧をVTとする
と、インバータB1の出力レベルが高レベルになる条件は
式（１）のように示される。ただし、RLは負荷用の拡散
抵抗RLの抵抗値である。
VT＞VDD−IBE・hFE・RL …（１） 上記条件を満足する端子電流が端子T9に流れた場合、
第１図の回路接続では、端子T1〜T8は式（２）に示す８
ビットの識別信号パターンを出力する。
第１図の回路接続では、端子T1〜T8は式（２）に示す８
ビットの識別信号パターンを出力する。
T1:T2:T3:T4: T5:T6:T7:T8 ⇒00111001 …（２） ただし、0:低レベル、1:高レベル 識別信号出力の制御に必要な端子電流はVT,hFE,RLの
値で調整することができ、特にバイポーラトランジスタ
BT1の直流電流増幅率hFEは１以下でも充分であるため、
通常のMOS型半導体製造プロセスで形成されるラテラル
型トランジスタても、本回路は実現可能である。
値で調整することができ、特にバイポーラトランジスタ
BT1の直流電流増幅率hFEは１以下でも充分であるため、
通常のMOS型半導体製造プロセスで形成されるラテラル
型トランジスタても、本回路は実現可能である。
静電保護用の抵抗R1〜R9,静電保護用MOS型のトランジ
スタMT1〜MT9は一般のMOS型半導体でも採用されてお
り、バイポーラトランジスタBT1はトランジスタMT9のＮ
領域、Ｐ型基板及び拡散抵抗RLのＮ領域で形成できる。
スタMT1〜MT9は一般のMOS型半導体でも採用されてお
り、バイポーラトランジスタBT1はトランジスタMT9のＮ
領域、Ｐ型基板及び拡散抵抗RLのＮ領域で形成できる。
このように構成することにより、第１の実施例は、負
荷用の拡散抵抗RL,信号反転用のインバータB1及びイン
バータB1からトランジスタMT1〜MT8への信号伝達のため
の配線領域を追加するだけで実現することが可能であ
る。
荷用の拡散抵抗RL,信号反転用のインバータB1及びイン
バータB1からトランジスタMT1〜MT8への信号伝達のため
の配線領域を追加するだけで実現することが可能であ
る。
第２図は本発明の第２の実施例の等価回路図である。
第２図に示すように、第２の実施例はゲートアレイに実
施した場合を示す。
第２図に示すように、第２の実施例はゲートアレイに実
施した場合を示す。
通常ゲートアレイは、各端子に入力，出力，入・出力
いずれのバッファ回路を形成するにも充分な素子が用意
されており、第２の実施例は上述した第１の実施例より
はるかに容易に実現できる。
いずれのバッファ回路を形成するにも充分な素子が用意
されており、第２の実施例は上述した第１の実施例より
はるかに容易に実現できる。
第２図において、端子T11〜T15は通常動作時は入力端
子で、チップ識別時にはT11〜T14は識別信号出力端子と
なり、T15はその信号出力の制御信号入力端子となる。I
11〜I15は通常の入力バッファ、O11〜O14は識別信号用
の出力バッファを示す。I21は識別信号の出力を制御す
るバッファで、入力しきい電圧が電源＋VDD以上に設定
されており、その出力は出力バッファO11〜O14の各イネ
ーブル端子に接続されている。識別信号パターンは出力
バッファO11〜O14の各入力端子を電源＋VDDの電源端子
または接地端子に接続することで選択される。
子で、チップ識別時にはT11〜T14は識別信号出力端子と
なり、T15はその信号出力の制御信号入力端子となる。I
11〜I15は通常の入力バッファ、O11〜O14は識別信号用
の出力バッファを示す。I21は識別信号の出力を制御す
るバッファで、入力しきい電圧が電源＋VDD以上に設定
されており、その出力は出力バッファO11〜O14の各イネ
ーブル端子に接続されている。識別信号パターンは出力
バッファO11〜O14の各入力端子を電源＋VDDの電源端子
または接地端子に接続することで選択される。
第２図に示す実施例では、識別信号パターンは４ビッ
トで、式（３）で示される。
トで、式（３）で示される。
T11:T12:T13:T14⇒1001 …（３） なお、第２の実施例では、識別信号出力を制御する信
号しきい値を電圧レベルとしたが上述した第１の実施例
と同様電流レベルにしても本発明を適用できる。
号しきい値を電圧レベルとしたが上述した第１の実施例
と同様電流レベルにしても本発明を適用できる。
〔発明の効果〕 以上説明したように本発明は、わずかな回路または素
子を追加することにより、類似機能をもつ集積回路群を
高度なICテスターを用いることを要せず簡易かつ確実に
識別・管理できる効果がある。
子を追加することにより、類似機能をもつ集積回路群を
高度なICテスターを用いることを要せず簡易かつ確実に
識別・管理できる効果がある。
第１図は本発明の第１の実施例の等価回路図、第２図は
本発明の第２の実施例の等価回路図である。 B1……インバータ、BT1……バイポーラトランジスタ、I
1〜I9,I11〜I15……入力バッファ、I21……バッファ、M
T1〜MT9……トランジスタ、O11〜O14……出力バッフ
ァ、R1〜R9……抵抗、RL……負荷用の拡散抵抗、T1〜
T9,T11〜T15端子。
本発明の第２の実施例の等価回路図である。 B1……インバータ、BT1……バイポーラトランジスタ、I
1〜I9,I11〜I15……入力バッファ、I21……バッファ、M
T1〜MT9……トランジスタ、O11〜O14……出力バッフ
ァ、R1〜R9……抵抗、RL……負荷用の拡散抵抗、T1〜
T9,T11〜T15端子。
Claims (1)
- 【請求項１】半導体集積回路チップ内に設けた識別信号
を発生する識別信号発生回路と、通常動作時には入力端
子として機能し、テストモード時には前記識別信号を出
力する出力端子として機能する識別信号出力端子と、通
常動作時には入力端子として機能し、テストモード時に
は前記識別信号を前記識別信号出力端子に出力するか否
かの制御をするテストモード設定信号の入力端子として
機能する制御信号入力端子とを有し、前記制御信号入力
端子に印加する電圧レベルが通常の動作時の電圧レベル
とは異なるレベルのとき前記テストモード設定信号とし
て有効とし、テストモードとすることを特徴とする半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1102406A JP2832994B2 (ja) | 1989-04-21 | 1989-04-21 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1102406A JP2832994B2 (ja) | 1989-04-21 | 1989-04-21 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02281657A JPH02281657A (ja) | 1990-11-19 |
| JP2832994B2 true JP2832994B2 (ja) | 1998-12-09 |
Family
ID=14326556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1102406A Expired - Lifetime JP2832994B2 (ja) | 1989-04-21 | 1989-04-21 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2832994B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2827062B2 (ja) * | 1991-09-04 | 1998-11-18 | シャープ株式会社 | 集積回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5925258A (ja) * | 1982-07-30 | 1984-02-09 | Fujitsu Ltd | 半導体集積回路装置 |
| JPS62247557A (ja) * | 1986-04-18 | 1987-10-28 | Sanyo Electric Co Ltd | 半導体集積回路装置 |
-
1989
- 1989-04-21 JP JP1102406A patent/JP2832994B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02281657A (ja) | 1990-11-19 |
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