JP3272809B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JP3272809B2 JP3272809B2 JP10686693A JP10686693A JP3272809B2 JP 3272809 B2 JP3272809 B2 JP 3272809B2 JP 10686693 A JP10686693 A JP 10686693A JP 10686693 A JP10686693 A JP 10686693A JP 3272809 B2 JP3272809 B2 JP 3272809B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- input
- power supply
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Description
の半導体集積回路装置に関するもので、特に外部回路装
置とのインターフェイスに使用されるものである。
装置100と外部回路装置200との接続例を示すもの
である。この場合、半導体集積回路装置100と外部回
路装置200との間には、一方向または双方向の複数の
バス300が設けられるようになっている。
ぞれの入出力端子101,201を介して相互が接続さ
れることにより、半導体集積回路装置100と外部回路
装置200との間でのデータのやり取りや、半導体集積
回路装置100から外部回路装置200の制御が行われ
るようになっている。
端子にHighレベルの信号が入力されると、制御回路
102の制御によりD端子からの信号が出力回路103
を介して入出力端子101より出力される。
置200の入出力端子201に伝えられ、入力回路20
3を介して外部回路装置200内に取り込まれる。この
とき、外部回路装置200のe端子にはLowレベルの
信号が供給されるようになっており、d端子からの信号
は出力回路202より入出力端子201には出力されな
い。
ghレベルの信号が入力されると、d端子からの信号が
出力回路202を介して入出力端子201より出力され
る。この信号は、バス300を経て半導体集積回路装置
100の入出力端子101に伝えられ、入力回路104
を介して半導体集積回路装置100内に取り込まれる。
端子にはLowレベルの信号が供給されるようになって
おり、D端子からの信号は入出力端子101には出力さ
れない。
えば半導体集積回路装置100の電源電圧を断って非動
作状態とした場合に、外部回路装置200よりHigh
レベルの信号が出力されると、半導体集積回路装置10
0の入出力端子101につながる出力回路103を構成
するPchトランジスタTP1のドレインと基板間の寄
生PN接合ダイオードにより、入出力端子101と電源
VDD1 との間に電流が流れ、電源VDD1 の電位が上昇さ
れる。
電圧を投入したのと同じことになるため、半導体集積回
路装置100が誤動作し、外部回路装置200に対して
信号を出力してしまい、結果として外部回路装置200
の誤動作を引き起こすという欠点があった。
導体集積回路装置100の出力回路をNchトランジス
タTN1のみによるオープンドレイン回路103´と
し、非動作時には、半導体集積回路装置100のE端子
にHighレベルの信号を入力することで、入出力端子
101をハイインピーダンス状態に設定するようになっ
ている。
ンジスタTP1を外すことで、入出力端子101と電源
VDD1 間に電流が流れないようにしている、つまり外部
より電源VDD1 に流れ込む電流の経路をなくすようにし
ている。
導体集積回路装置100のE端子にLowレベルの信号
を入力することで、入出力端子101よりLowレベル
の信号を出力させることはできるが、Highレベルの
信号を出力することができない。
る大電圧が印加されると、入出力端子101と電源VDD
1 との間にPN接合ダイオードが存在しないため、静電
破壊を起こしやすいという欠点があった。
においては、非動作時に外部回路装置の誤動作を防止す
るためにNchオープンドレイン回路を用いた場合、H
ighレベルの信号を出力することができず、また静電
破壊を起こしやすいなどの問題があった。
部回路装置の誤動作を確実に防止でき、しかもHigh
/Lowレベルの信号を出力することが可能な半導体集
積回路装置を提供することを目的としている。
めに、この発明の半導体集積回路装置にあっては、外部
回路装置との間で信号のやり取りを行う入出力端子と、
この入出力端子と接地との間に接続されたNchトラン
ジスタ、および、このNchトランジスタに直列に接続
されるとともに、第2の電源電圧と前記入出力端子との
間に接続されたPchトランジスタからなる出力回路
と、この出力回路を制御し、信号端子に入力された信号
と同レベルの信号を前記入出力端子より出力させる第1
の制御回路と、第1の電源電圧の降下時でも変動しない
前記第2の電源電圧を有し、前記第1の電源電圧の降下
時には、前記出力回路に前記第2の電源電圧を供給し
て、前記入出力端子をハイインピーダンス状態とするこ
とにより、前記外部回路装置との電気的接続を遮断する
遮断回路とから構成されている。
変化に応じて外部から電源に流れ込む電流の経路を電気
的に切断できるため、High/Lowレベルの信号の
出力を損うことなく、非動作時に電源の電位が上昇され
るのを防止することが可能となるものである。
照して説明する。図1は、第1の実施例にかかる半導体
集積回路装置の入/出力回路部の概略を示すものであ
る。
出力回路部は、図に示す如く、入出力端子11、入力回
路12、出力回路13、制御回路14、および遮断回路
15によって構成されている。
出力端子11間に接続されたPchトランジスタTP1
と、上記入出力端子11および接地間に接続されたNc
hトランジスタTN1とからなっている。
とD,E端子からの各信号とを入力とし、前記出力回路
13のPchトランジスタTP1のベース電圧を発生す
るNAND回路14a、上記E端子からの信号を反転す
る反転回路14b、およびこの反転回路14bの反転出
力と上記遮断回路15の反転出力と上記D端子からの信
号とを入力とし、前記出力回路13のNchトランジス
タTN1のベース電圧を発生するNOR回路14cから
なっている。
検出し、半導体集積回路装置10が非動作状態であるか
否かを判断するための電源電圧検出回路15aと、この
検出出力によって上記制御回路14を制御すべく、上記
制御回路14のNOR回路14cへの反転出力を発生す
る反転回路15bおよびこの反転出力をさらに反転して
NAND回路14aへの出力を発生する反転回路15c
と、前記出力回路13に常に電源電圧を供給するための
電源VDDB とからなっている。
にあるときは、遮断回路15の電源電圧検出回路15a
よりHighレベルの信号が出力される。これにより、
反転回路15b,15cの出力a,bは、それぞれLo
wレベルとHighレベルとなる。
4aの出力αとNOR回路14cの出力βは、D端子と
E端子からの入力により決定されることになり、入出力
端子11からはD端子に入力される信号と同じレベルの
信号が出力される。
態(電源電圧降下時)にあるときは、電源電圧検出回路
15aよりLowレベルの信号が出力される。これによ
り、各反転回路15b,15cの出力a,bは、それぞ
れHighレベルとLowレベルとなる。
R回路14cの出力βがHighレベルとLowレベル
に固定されることになり、入出力端子11がハイインピ
ーダンス状態とされる。
し、この電圧降下により非動作状態が判断される場合に
は、出力回路13に対して電源VDD1 とは別の、電源V
DD1の電圧降下に影響されない電源VDDB が供給される
ようにしている。
動作時においても、入出力端子11から電源に電流が流
れ込むのを阻止することができるため、半導体集積回路
装置10が誤動作して、外部回路装置を誤動作させるの
を防止できる。
信号と同じレベルの信号を出力することができる、つま
りHigh/Lowの両レベルの信号を出力し得るもの
である。
明する。図2は、前述の遮断回路を非動作時の制御回路
として構成した場合を例に示すものである。
制御回路を、動作時の制御回路20と非動作時の制御回
路21とに分離し、電源VDD1 の電圧降下に応じて異な
る制御回路により出力回路13の制御を行うようになっ
ている。
らの各信号とを入力とし、出力回路13のPchトラン
ジスタTP1のベース電圧を発生するNAND回路20
a、上記E端子からの信号を反転する反転回路20b、
およびこの反転回路20bの反転出力と上記D端子から
の信号とを入力とし、前記出力回路13のNchトラン
ジスタTN1のベース電圧を発生するNOR回路20c
からなっている。
検出し、半導体集積回路装置10が非動作状態であるか
否かを判断するための電源電圧検出回路21aと、この
検出出力を反転する反転回路21bと、この反転出力を
さらに反転する反転回路21cと、前記入出力端子11
と前記出力回路13のPchトランジスタTP1との間
に接続され、上記反転回路21bの反転出力によりオン
/オフ制御されるPchトランジスタtp1と、前記入
出力端子11と前記出力回路13のNchトランジスタ
TN1との間に接続され、上記反転回路21cの出力に
よりオン/オフ制御されるNchトランジスタtn1
と、前記出力回路13に常に電源電圧を供給するための
電源VDDB とからなっている。
動作状態にあるときは、制御回路21の電源電圧検出回
路21aよりHighレベルの信号が出力される。これ
により、反転回路21b,21cの各出力a,bは、そ
れぞれLowレベルとHighレベルとなる。
TP1,TN1は互いにオン状態とされ、E端子に入力
された信号がHighレベルのとき、入出力端子11か
らはD端子に入力される信号と同じレベルの信号が出力
される。
下時)にあるときは、電源電圧検出回路21aよりLo
wレベルの信号が出力される。これにより、反転回路2
1b,21cの各出力a,bは、それぞれHighレベ
ルとLowレベルとなる。
はオフ状態とされ、入出力端子11はハイインピーダン
ス状態となる。このような構成によれば、上記した第1
の実施例と同様に、半導体集積回路装置10が誤動作し
て、外部回路装置を誤動作させるのを防止でき、しか
も、High/Lowの両レベルの信号を出力し得ると
ともに、回路構成を非常に容易なものとすることができ
る。
外部から電源に流れ込む電流の経路を電気的に切断でき
るようにしている。すなわち、電源の電圧降下を検出
し、非動作時には出力回路に別電源が供給されるように
している。これにより、入出力端子をハイインピーダン
ス状態に維持できるようになるため、外部から電流が流
れ込み、電源の電位が上昇されるのを防止することが可
能となる。したがって、非動作時に半導体集積回路装置
が誤動作し、外部回路装置を誤動作させるのを確実に防
ぐことができるものである。
りD端子に入力される信号と同じレベルの信号を出力す
ることができ、High/Lowレベルの信号の出力を
損うこともない。
合ダイオードが存在するため、誤って大電圧が印加され
た場合にも、静電破壊から保護できるものである。な
お、上記実施例においては、電源電圧の変動(降下)が
検出された際に電気的に電流の流れ込む経路を断つよう
に構成した場合について説明したが、これに限らず、た
とえばあらかじめ電源に流れ込む電流の経路が存在しな
いように構成することもできる。
トランジスタを用いて構成した場合を例に示すものであ
る。すなわち、入出力端子11と接地間に接続されるN
chトランジスタTN1と、上記入出力端子11と電源
VDD1 との間に接続されるNchトランジスタTN2と
で出力回路31が構成されている。
路32は、E端子より入力される信号とD端子より入力
される信号とをそれぞれ入力とし、上記出力回路31の
NchトランジスタTN2をオン/オフ制御するAND
回路32a、E端子より入力される信号を反転する反転
回路32b、およびこの反転出力と上記D端子より入力
される信号とをそれぞれ入力とし、上記出力回路31の
NchトランジスタTN1をオン/オフ制御するNOR
回路32cによって構成されている。
状態にあるとき、E端子に入力される信号がHighレ
ベルであれば、入出力端子11からの出力は、D端子に
入力される信号のレベルにより決定される。
ルであれば、制御回路32のAND回路32aとNOR
回路32cの各出力は、それぞれLowレベルとHig
hレベルとなるので、入出力端子11からはLowレベ
ルの信号が出力される。
であれば、AND回路32aとNOR回路32cの各出
力は、それぞれHighレベルとLowレベルとなる。
これにより、トランジスタTN1はオフ状態、トランジ
スタTN2はオン状態となり、入出力端子11からはH
ighレベルの信号が出力される。
は、電源VDD1 に流れ込む電流の経路そのものが存在し
ないため、入出力端子11にHighレベルの信号が外
部より入ってきても、電源VDD1 の電位が上昇されるこ
とはない。
て経路の存在が変化する、つまり非動作時には電源VDD
1 に流れ込む電流の経路がなくなることになるため、上
記した第1,第2の実施例と同様に、非動作時に外部か
らの電流の流れ込みによって半導体集積回路装置10が
誤動作して、外部回路装置を誤動作させるのを防止でき
るとともに、動作時にはHigh/Lowの両レベルの
信号を出力し得るものである。
路であるため、入出力端子11からHighレベルの信
号を出力するとき、電源VDD1 と同じ電圧の信号を出力
することができない。
子11から、電源VDD1 と同じ電圧の信号を出力させる
場合には、出力回路31の電源VDD1 側につながるトラ
ンジスタTN2の制御に、たとえば昇圧回路で昇圧した
電源を用いるようにすれば良い。
同じ電圧の信号を出力させる場合の、回路の構成例を示
すものである。すなわち、トランジスタTN2のゲート
への入力を制御する制御回路32の、AND回路32a
の電源に昇圧回路33を接続し、トランジスタTN2の
ゲートへの入力が電源VDD1 よりも高い電圧となるよう
に構成されている。その他、この発明の要旨を変えない
範囲において、種々変形実施可能なことは勿論である。
ば、非動作時における外部回路装置の誤動作を確実に防
止でき、しかもHigh/Lowレベルの信号を出力す
ることが可能な半導体集積回路装置を提供できる。
路装置の要部を示す構成図。
装置の要部を示す構成図。
装置の要部を示す構成図。
合の回路の構成例を示す図。
集積回路装置と外部回路装置の接続例を示す図。
の接続の要部を示す構成図。
ープンドレイン回路を例に示す構成図。
入力回路、13…出力回路、14…制御回路、14a…
NAND回路、14b…反転回路、14c…NOR回
路、15…遮断回路、15a…電源電圧検出回路、15
b,15c…反転回路、VDD1 …電源、VDDB …別電
源、TP1…Pchトランジスタ、TN1…Nchトラ
ンジスタ。
Claims (2)
- 【請求項1】 外部回路装置との間で信号のやり取りを
行う入出力端子と、 この入出力端子と接地との間に接続されたNchトラン
ジスタ、および、このNchトランジスタに直列に接続
されるとともに、第2の電源電圧と前記入出力端子との
間に接続されたPchトランジスタからなる出力回路
と、 この出力回路を制御し、信号端子に入力された信号と同
レベルの信号を前記入出力端子より出力させる第1の制
御回路と、第1の電源電圧の降下時でも変動しない前記第2の電源
電圧を有し、前記第1の電源電圧の降下時には、前記出
力回路に前記第2の電源電圧を供給して 、前記入出力端
子をハイインピーダンス状態とすることにより、前記外
部回路装置との電気的接続を遮断する遮断回路とを具備
したことを特徴とする半導体集積回路装置。 - 【請求項2】 前記遮断回路を前記第1の電源電圧の降
下時のための第2の制御回路として構成し、動作時と非
動作時とで、前記第1,第2の異なる制御回路により前
記出力回路を制御することを特徴とする請求項1に記載
の半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10686693A JP3272809B2 (ja) | 1993-05-07 | 1993-05-07 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10686693A JP3272809B2 (ja) | 1993-05-07 | 1993-05-07 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06318852A JPH06318852A (ja) | 1994-11-15 |
JP3272809B2 true JP3272809B2 (ja) | 2002-04-08 |
Family
ID=14444476
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10686693A Expired - Fee Related JP3272809B2 (ja) | 1993-05-07 | 1993-05-07 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3272809B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100211758B1 (ko) * | 1995-08-18 | 1999-08-02 | 윤종용 | 멀티 파워를 사용하는 데이터 출력버퍼 |
US6342802B1 (en) * | 1999-10-28 | 2002-01-29 | Seagate Technology Llc | Multi-voltage power-up stable input/output buffer circuit in a disc drive |
JP5838743B2 (ja) * | 2011-11-10 | 2016-01-06 | 株式会社リコー | 半導体装置及びそれを用いた電子機器 |
CN103475354B (zh) * | 2013-09-10 | 2016-06-22 | 珠海全志科技股份有限公司 | 高速接口的上拉终端电阻检测电路 |
US10345832B1 (en) * | 2018-05-14 | 2019-07-09 | Asm Ip Holding B.V. | Insulation system and substrate processing apparatus |
-
1993
- 1993-05-07 JP JP10686693A patent/JP3272809B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH06318852A (ja) | 1994-11-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0844737B1 (en) | Input buffer circuit and bidirectional buffer circuit for plural voltage systems | |
US5319259A (en) | Low voltage input and output circuits with overvoltage protection | |
US5963055A (en) | Interface circuit between different potential levels | |
US6040729A (en) | Digital output buffer for multiple voltage system | |
EP0260389B1 (en) | Off-chip driver circuits | |
US6127841A (en) | CMOS buffer having stable threshold voltage | |
EP0135504A1 (en) | CIRCUIT AND METHOD FOR CONTROLLING THE SUBSTRATE PRELOAD. | |
US6300800B1 (en) | Integrated circuit I/O buffer with series P-channel and floating well | |
US5966035A (en) | High voltage tolerable input buffer | |
JP3266527B2 (ja) | 出力ドライバ回路及び半導体装置 | |
KR100357279B1 (ko) | 풀업회로및반도체장치 | |
JP3272809B2 (ja) | 半導体集積回路装置 | |
US4290119A (en) | Memory device protected against undesirable supply voltage level | |
JPH07106455A (ja) | 半導体集積回路装置の静電破壊保護回路 | |
KR19990083563A (ko) | 시모스입력버퍼보호회로 | |
JP3198225B2 (ja) | 低電圧出力回路 | |
US6496036B2 (en) | Input-output buffer circuit | |
JP2885967B2 (ja) | 電気回路装置 | |
JP2000029551A (ja) | Cmos基準電圧生成器を含む集積回路 | |
US4980792A (en) | BiCMOS power transition circuit | |
US5661431A (en) | Output circuit in Darlington configuration | |
US6580290B1 (en) | Open collector/drain and SSTL compliant output driver circuit and method for operating the circuit | |
US5510744A (en) | Control circuit for reducing ground and power bounce from an output driver circuit | |
JP4149151B2 (ja) | 入出力バッファ回路 | |
JP3602216B2 (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010911 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020108 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080125 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090125 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100125 Year of fee payment: 8 |
|
LAPS | Cancellation because of no payment of annual fees |