JPH0677413A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0677413A JPH0677413A JP22909592A JP22909592A JPH0677413A JP H0677413 A JPH0677413 A JP H0677413A JP 22909592 A JP22909592 A JP 22909592A JP 22909592 A JP22909592 A JP 22909592A JP H0677413 A JPH0677413 A JP H0677413A
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- Japan
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- mos transistor
- gate
- signal input
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
OSトランジスタのしきい値を越える負電位のアンダー
シュートが発生しても第1のMOSトランジスタにイン
パクトイオン化電流が流れないようにする。 【構成】第1のMOSトランジスタT1のゲート・ソー
ス間に、ゲートを基準電位点と接続する第3のMOSト
ランジスタT3を設ける。第1のMOSトランジスタT
1のゲート・基準電位点との間に抵抗R2を設ける。
Description
特に外部回路と接続する信号入出力端子に対する静電破
壊防止用の回路を備えた半導体集積回路に関する。
ては、高集積化実現の為の素子微細化により、静電破壊
対策が重要度を高めている。
体集積回路の一例を示す回路図である。
電源供給端子と接続しソースを信号入力端子TMIと接
続しゲートを基準電位点(接地電位点)と接続するN型
の第1のMOSトランジスタT1、ドレインを信号入力
端子TMIと接続しソース及びゲートを接地電位点と接
続するN型の第2のMOSトランジスタT2、並びに一
端を信号入力端子TMIと接続する抵抗R1を備えた静
電破壊防止回路1bと、入力端を抵抗R1の他端と接続
し抵抗R1を介して入力される信号INに対して所定の
処理を行う内部回路2とを有する構成となっている。
T1,T2のブレークダウン電圧を越える静電気による
パルス電圧が印加されると、MOSトランジスタT1,
T2はスナップバック状態となり、信号入力端子TMI
は低抵抗で電源供給端子及び接地電位点に接続された状
態となり、前述のパルス電圧を電源供給端子及び接地電
位点に放電する。したがって、このパルス電圧による内
部回路2の入力端の電位は十分低い電位となり、静電気
による内部回路2等の破壊を防止することができる。
N)が印加される場合には、MOSトランジスタT1,
T2にブレークダウン電圧以下の電圧しか加わらない為
非導通状態であり、内部回路2の入力端の電位は信号入
力端子TMIとほぼ同電位となる。
板は、通常、負電位にバイアスされている。
回路では、信号入力端子TMIと接続する静電破壊防止
回路1bのMOSトランジスタT1,T2の基板が通常
負電位にバイアスされているので、通常の動作状態で、
入力信号INにMOSトランジスタT1のしきい値を越
える負電位のアンダーシュート等が発生すると、MOS
トランジスタT1にインパクトイオン化電流が流れ、内
部回路2に1トランジスタ・1キャパシタ型のメモリセ
ルが含まれる場合、このメモリセルの記憶データを破壊
するという問題点があった。
ジスタのしきい地を越える負電位となっても、MOSト
ランジスタにインパクトイオン化電流が流れず、内部回
路のメモリセルの記憶データを破壊することのない半導
体集積回路を提供することにある。
は、ドレインを電源供給端子と接続しソースを信号入出
力端子と接続する第1のMOSトランジスタ、ドレイン
を前記信号入出力端子と接続しソース及びゲートを基準
電位点と接続する第2のMOSトランジスタ、ドレイン
を前記第1のMOSトランジスタのゲートと接続しソー
スを前記信号入出力端子と接続しゲートを前記基準電位
点と接続する第3のMOSトランジスタ、並びに前記第
3のMOSトランジスタのドレインと前記基準電位点と
の間に接続された抵抗素子を備えた静電破壊防止回路
と、前記信号入出力端子と接続する内部回路とを有して
いる。
説明する。
である。
の電源供給端子と接続しソースを信号入力端子TMIと
接続するN型の第1のMOSトランジスタT1、ドレイ
ンを信号入力端子TMIと接続しソース及びゲートを基
準電位点(接地電位点)と接続するN型の第2のMOS
トランジスタT23ドレインを第1のMOSトランジス
タT1のゲートと接続しソースを信号入力端子TMIと
接続しゲートを接地電位点と接続するN型の第3のMO
SトランジスタT3、一端を信号入力端子TMIと接続
する抵抗R1、並びに第3のMOSトランジスタT3の
ドレインと接地電位点との間に接続された抵抗R2を備
えた静電破壊防止回路1と、抵抗R1を介して信号入力
端子TMIと接続する内部回路2とを有する構成となっ
ている。
タT1,T2のブレークダウン電圧を越える静電気によ
るパルス電圧が印加されるとき、及び通常の入力信号I
Nが印加されるときの動作は図3に示された従来例と同
様であり、同様の効果を有する。
MOSトランジスタT1,T3のしきい値を越える負電
位のアンダーシュートが発生すると、MOSトランジス
タT3がオン状態となるので、MOSトランジスタT1
のゲート・ソース間の電圧はほぼ0Vとなり、MOSト
ランジスタT1はオフ状態のままとなっている。すなわ
ちインパクトイオン化電流が発生しない。従って、内部
回路2に1トランジスタ・1キャパシタ型のメモリセル
が含まれていても、このメモリセルの記憶データを破壊
することはない。
である。
部回路2の信号出力端子TMO側に設けたものであり、
基本的な動作及び効果は第1の実施例と同様であるの
で、これ以上の説明は省略する。
トランジスタで置換えることもできる。
OSトランジスタのゲート・ソース間に、ゲートを基準
電位点を接続する第3のMOSトランジスタを設け、第
1のMOSトランジスタのゲート・基準電位点との間に
抵抗素子を設けた構成とすることにより、通常の動作状
態で入力信号にこれらMOSトランジスタのしきい値を
越える負電位のアンダーシュートが発生しても、第3の
MOSトランジスタが導通して第1のMOSトランジス
タをオフ状態とするので、この第1のMOSトランジス
タにインパクトイオン化電流が流れるのを防止し、内部
回路のメモリセルの記憶データの破壊を防止することが
できる効果がある。
る。
Claims (2)
- 【請求項1】 ドレインを電源供給端子と接続しソース
を信号入出力端子と接続する第1のMOSトランジス
タ、ドレインを前記信号入出力端子と接続しソース及び
ゲートを基準電位点と接続する第2のMOSトランジス
タ、ドレインを前記第1のMOSトランジスタのゲート
と接続しソースを前記信号入出力端子と接続しゲートを
前記基準電位点と接続する第3のMOSトランジスタ、
並びに前記第3のMOSトランジスタのドレインと前記
基準電位点との間に接続された抵抗素子を備えた静電破
壊防止回路と、前記信号入出力端子と接続する内部回路
とを有することを特徴とする半導体集積回路。 - 【請求項2】 抵抗素子がトランジスタで形成された請
求項1記載の半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22909592A JP2871329B2 (ja) | 1992-08-28 | 1992-08-28 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22909592A JP2871329B2 (ja) | 1992-08-28 | 1992-08-28 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0677413A true JPH0677413A (ja) | 1994-03-18 |
JP2871329B2 JP2871329B2 (ja) | 1999-03-17 |
Family
ID=16886680
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22909592A Expired - Lifetime JP2871329B2 (ja) | 1992-08-28 | 1992-08-28 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2871329B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100323454B1 (ko) * | 1999-12-31 | 2002-02-06 | 박종섭 | 이에스디(esd) 보호회로 |
-
1992
- 1992-08-28 JP JP22909592A patent/JP2871329B2/ja not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100323454B1 (ko) * | 1999-12-31 | 2002-02-06 | 박종섭 | 이에스디(esd) 보호회로 |
Also Published As
Publication number | Publication date |
---|---|
JP2871329B2 (ja) | 1999-03-17 |
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