JPH0677413A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0677413A JPH0677413A JP22909592A JP22909592A JPH0677413A JP H0677413 A JPH0677413 A JP H0677413A JP 22909592 A JP22909592 A JP 22909592A JP 22909592 A JP22909592 A JP 22909592A JP H0677413 A JPH0677413 A JP H0677413A
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- Japan
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- mos transistor
- gate
- signal input
- potential point
- circuit
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】通常の動作状態において入出力信号に第１のＭ
ＯＳトランジスタのしきい値を越える負電位のアンダー
シュートが発生しても第１のＭＯＳトランジスタにイン
パクトイオン化電流が流れないようにする。 【構成】第１のＭＯＳトランジスタＴ１のゲート・ソー
ス間に、ゲートを基準電位点と接続する第３のＭＯＳト
ランジスタＴ３を設ける。第１のＭＯＳトランジスタＴ
１のゲート・基準電位点との間に抵抗Ｒ２を設ける。
ＯＳトランジスタのしきい値を越える負電位のアンダー
シュートが発生しても第１のＭＯＳトランジスタにイン
パクトイオン化電流が流れないようにする。 【構成】第１のＭＯＳトランジスタＴ１のゲート・ソー
ス間に、ゲートを基準電位点と接続する第３のＭＯＳト
ランジスタＴ３を設ける。第１のＭＯＳトランジスタＴ
１のゲート・基準電位点との間に抵抗Ｒ２を設ける。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に外部回路と接続する信号入出力端子に対する静電破
壊防止用の回路を備えた半導体集積回路に関する。
特に外部回路と接続する信号入出力端子に対する静電破
壊防止用の回路を備えた半導体集積回路に関する。
【０００２】
【従来の技術】近年、ＭＯＳ型の半導体集積回路におい
ては、高集積化実現の為の素子微細化により、静電破壊
対策が重要度を高めている。
ては、高集積化実現の為の素子微細化により、静電破壊
対策が重要度を高めている。
【０００３】図３は静電破壊対策が施された従来の半導
体集積回路の一例を示す回路図である。
体集積回路の一例を示す回路図である。
【０００４】この回路は、ドレインを電源電圧Ｖｃｃの
電源供給端子と接続しソースを信号入力端子ＴＭＩと接
続しゲートを基準電位点（接地電位点）と接続するＮ型
の第１のＭＯＳトランジスタＴ１、ドレインを信号入力
端子ＴＭＩと接続しソース及びゲートを接地電位点と接
続するＮ型の第２のＭＯＳトランジスタＴ２、並びに一
端を信号入力端子ＴＭＩと接続する抵抗Ｒ１を備えた静
電破壊防止回路１ｂと、入力端を抵抗Ｒ１の他端と接続
し抵抗Ｒ１を介して入力される信号ＩＮに対して所定の
処理を行う内部回路２とを有する構成となっている。
電源供給端子と接続しソースを信号入力端子ＴＭＩと接
続しゲートを基準電位点（接地電位点）と接続するＮ型
の第１のＭＯＳトランジスタＴ１、ドレインを信号入力
端子ＴＭＩと接続しソース及びゲートを接地電位点と接
続するＮ型の第２のＭＯＳトランジスタＴ２、並びに一
端を信号入力端子ＴＭＩと接続する抵抗Ｒ１を備えた静
電破壊防止回路１ｂと、入力端を抵抗Ｒ１の他端と接続
し抵抗Ｒ１を介して入力される信号ＩＮに対して所定の
処理を行う内部回路２とを有する構成となっている。
【０００５】次にこの回路の動作について説明する。
【０００６】信号入力端子ＴＭＩにＭＯＳトランジスタ
Ｔ１，Ｔ２のブレークダウン電圧を越える静電気による
パルス電圧が印加されると、ＭＯＳトランジスタＴ１，
Ｔ２はスナップバック状態となり、信号入力端子ＴＭＩ
は低抵抗で電源供給端子及び接地電位点に接続された状
態となり、前述のパルス電圧を電源供給端子及び接地電
位点に放電する。したがって、このパルス電圧による内
部回路２の入力端の電位は十分低い電位となり、静電気
による内部回路２等の破壊を防止することができる。
Ｔ１，Ｔ２のブレークダウン電圧を越える静電気による
パルス電圧が印加されると、ＭＯＳトランジスタＴ１，
Ｔ２はスナップバック状態となり、信号入力端子ＴＭＩ
は低抵抗で電源供給端子及び接地電位点に接続された状
態となり、前述のパルス電圧を電源供給端子及び接地電
位点に放電する。したがって、このパルス電圧による内
部回路２の入力端の電位は十分低い電位となり、静電気
による内部回路２等の破壊を防止することができる。
【０００７】信号入力端子ＴＭＩに通常の入力信号（Ｉ
Ｎ）が印加される場合には、ＭＯＳトランジスタＴ１，
Ｔ２にブレークダウン電圧以下の電圧しか加わらない為
非導通状態であり、内部回路２の入力端の電位は信号入
力端子ＴＭＩとほぼ同電位となる。
Ｎ）が印加される場合には、ＭＯＳトランジスタＴ１，
Ｔ２にブレークダウン電圧以下の電圧しか加わらない為
非導通状態であり、内部回路２の入力端の電位は信号入
力端子ＴＭＩとほぼ同電位となる。
【０００８】なお、ＭＯＳトランジスタＴ１，Ｔ２の基
板は、通常、負電位にバイアスされている。
板は、通常、負電位にバイアスされている。
【０００９】
【発明が解決しようとする課題】この従来の半導体集積
回路では、信号入力端子ＴＭＩと接続する静電破壊防止
回路１ｂのＭＯＳトランジスタＴ１，Ｔ２の基板が通常
負電位にバイアスされているので、通常の動作状態で、
入力信号ＩＮにＭＯＳトランジスタＴ１のしきい値を越
える負電位のアンダーシュート等が発生すると、ＭＯＳ
トランジスタＴ１にインパクトイオン化電流が流れ、内
部回路２に１トランジスタ・１キャパシタ型のメモリセ
ルが含まれる場合、このメモリセルの記憶データを破壊
するという問題点があった。
回路では、信号入力端子ＴＭＩと接続する静電破壊防止
回路１ｂのＭＯＳトランジスタＴ１，Ｔ２の基板が通常
負電位にバイアスされているので、通常の動作状態で、
入力信号ＩＮにＭＯＳトランジスタＴ１のしきい値を越
える負電位のアンダーシュート等が発生すると、ＭＯＳ
トランジスタＴ１にインパクトイオン化電流が流れ、内
部回路２に１トランジスタ・１キャパシタ型のメモリセ
ルが含まれる場合、このメモリセルの記憶データを破壊
するという問題点があった。
【００１０】本発明の目的は、入力信号がＭＯＳトラン
ジスタのしきい地を越える負電位となっても、ＭＯＳト
ランジスタにインパクトイオン化電流が流れず、内部回
路のメモリセルの記憶データを破壊することのない半導
体集積回路を提供することにある。
ジスタのしきい地を越える負電位となっても、ＭＯＳト
ランジスタにインパクトイオン化電流が流れず、内部回
路のメモリセルの記憶データを破壊することのない半導
体集積回路を提供することにある。
【００１１】
【課題を解決するための手段】本発明の半導体集積回路
は、ドレインを電源供給端子と接続しソースを信号入出
力端子と接続する第１のＭＯＳトランジスタ、ドレイン
を前記信号入出力端子と接続しソース及びゲートを基準
電位点と接続する第２のＭＯＳトランジスタ、ドレイン
を前記第１のＭＯＳトランジスタのゲートと接続しソー
スを前記信号入出力端子と接続しゲートを前記基準電位
点と接続する第３のＭＯＳトランジスタ、並びに前記第
３のＭＯＳトランジスタのドレインと前記基準電位点と
の間に接続された抵抗素子を備えた静電破壊防止回路
と、前記信号入出力端子と接続する内部回路とを有して
いる。
は、ドレインを電源供給端子と接続しソースを信号入出
力端子と接続する第１のＭＯＳトランジスタ、ドレイン
を前記信号入出力端子と接続しソース及びゲートを基準
電位点と接続する第２のＭＯＳトランジスタ、ドレイン
を前記第１のＭＯＳトランジスタのゲートと接続しソー
スを前記信号入出力端子と接続しゲートを前記基準電位
点と接続する第３のＭＯＳトランジスタ、並びに前記第
３のＭＯＳトランジスタのドレインと前記基準電位点と
の間に接続された抵抗素子を備えた静電破壊防止回路
と、前記信号入出力端子と接続する内部回路とを有して
いる。
【００１２】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１３】図１は本発明の第１の実施例を示す回路図
である。
である。
【００１４】この実施例は、ドレインを電源電圧Ｖｃｃ
の電源供給端子と接続しソースを信号入力端子ＴＭＩと
接続するＮ型の第１のＭＯＳトランジスタＴ１、ドレイ
ンを信号入力端子ＴＭＩと接続しソース及びゲートを基
準電位点（接地電位点）と接続するＮ型の第２のＭＯＳ
トランジスタＴ２３ドレインを第１のＭＯＳトランジス
タＴ１のゲートと接続しソースを信号入力端子ＴＭＩと
接続しゲートを接地電位点と接続するＮ型の第３のＭＯ
ＳトランジスタＴ３、一端を信号入力端子ＴＭＩと接続
する抵抗Ｒ１、並びに第３のＭＯＳトランジスタＴ３の
ドレインと接地電位点との間に接続された抵抗Ｒ２を備
えた静電破壊防止回路１と、抵抗Ｒ１を介して信号入力
端子ＴＭＩと接続する内部回路２とを有する構成となっ
ている。
の電源供給端子と接続しソースを信号入力端子ＴＭＩと
接続するＮ型の第１のＭＯＳトランジスタＴ１、ドレイ
ンを信号入力端子ＴＭＩと接続しソース及びゲートを基
準電位点（接地電位点）と接続するＮ型の第２のＭＯＳ
トランジスタＴ２３ドレインを第１のＭＯＳトランジス
タＴ１のゲートと接続しソースを信号入力端子ＴＭＩと
接続しゲートを接地電位点と接続するＮ型の第３のＭＯ
ＳトランジスタＴ３、一端を信号入力端子ＴＭＩと接続
する抵抗Ｒ１、並びに第３のＭＯＳトランジスタＴ３の
ドレインと接地電位点との間に接続された抵抗Ｒ２を備
えた静電破壊防止回路１と、抵抗Ｒ１を介して信号入力
端子ＴＭＩと接続する内部回路２とを有する構成となっ
ている。
【００１５】次にこの実施例の動作について説明する。
【００１６】信号入力端子ＴＭＩに、ＭＯＳトランジス
タＴ１，Ｔ２のブレークダウン電圧を越える静電気によ
るパルス電圧が印加されるとき、及び通常の入力信号Ｉ
Ｎが印加されるときの動作は図３に示された従来例と同
様であり、同様の効果を有する。
タＴ１，Ｔ２のブレークダウン電圧を越える静電気によ
るパルス電圧が印加されるとき、及び通常の入力信号Ｉ
Ｎが印加されるときの動作は図３に示された従来例と同
様であり、同様の効果を有する。
【００１７】ここで通常の動作状態で、入力信号ＩＮに
ＭＯＳトランジスタＴ１，Ｔ３のしきい値を越える負電
位のアンダーシュートが発生すると、ＭＯＳトランジス
タＴ３がオン状態となるので、ＭＯＳトランジスタＴ１
のゲート・ソース間の電圧はほぼ０Ｖとなり、ＭＯＳト
ランジスタＴ１はオフ状態のままとなっている。すなわ
ちインパクトイオン化電流が発生しない。従って、内部
回路２に１トランジスタ・１キャパシタ型のメモリセル
が含まれていても、このメモリセルの記憶データを破壊
することはない。
ＭＯＳトランジスタＴ１，Ｔ３のしきい値を越える負電
位のアンダーシュートが発生すると、ＭＯＳトランジス
タＴ３がオン状態となるので、ＭＯＳトランジスタＴ１
のゲート・ソース間の電圧はほぼ０Ｖとなり、ＭＯＳト
ランジスタＴ１はオフ状態のままとなっている。すなわ
ちインパクトイオン化電流が発生しない。従って、内部
回路２に１トランジスタ・１キャパシタ型のメモリセル
が含まれていても、このメモリセルの記憶データを破壊
することはない。
【００１８】図２は本発明の第２の実施例を示す回路図
である。
である。
【００１９】この実施例は、静電破壊防止回路１ａを内
部回路２の信号出力端子ＴＭＯ側に設けたものであり、
基本的な動作及び効果は第１の実施例と同様であるの
で、これ以上の説明は省略する。
部回路２の信号出力端子ＴＭＯ側に設けたものであり、
基本的な動作及び効果は第１の実施例と同様であるの
で、これ以上の説明は省略する。
【００２０】なお、これら実施例において、抵抗Ｒ２を
トランジスタで置換えることもできる。
トランジスタで置換えることもできる。
【００２１】
【発明の効果】以上説明したように本発明は、第１のＭ
ＯＳトランジスタのゲート・ソース間に、ゲートを基準
電位点を接続する第３のＭＯＳトランジスタを設け、第
１のＭＯＳトランジスタのゲート・基準電位点との間に
抵抗素子を設けた構成とすることにより、通常の動作状
態で入力信号にこれらＭＯＳトランジスタのしきい値を
越える負電位のアンダーシュートが発生しても、第３の
ＭＯＳトランジスタが導通して第１のＭＯＳトランジス
タをオフ状態とするので、この第１のＭＯＳトランジス
タにインパクトイオン化電流が流れるのを防止し、内部
回路のメモリセルの記憶データの破壊を防止することが
できる効果がある。
ＯＳトランジスタのゲート・ソース間に、ゲートを基準
電位点を接続する第３のＭＯＳトランジスタを設け、第
１のＭＯＳトランジスタのゲート・基準電位点との間に
抵抗素子を設けた構成とすることにより、通常の動作状
態で入力信号にこれらＭＯＳトランジスタのしきい値を
越える負電位のアンダーシュートが発生しても、第３の
ＭＯＳトランジスタが導通して第１のＭＯＳトランジス
タをオフ状態とするので、この第１のＭＯＳトランジス
タにインパクトイオン化電流が流れるのを防止し、内部
回路のメモリセルの記憶データの破壊を防止することが
できる効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】従来の半導体集積回路の一例を示す回路図であ
る。
る。
１，１ａ，１ｂ 静電破壊防止回路 ２ 内部回路 Ｒ１，Ｒ２ 抵抗 Ｔ１〜Ｔ３ ＭＯＳトランジスタ ＴＭＩ 信号入力端子 ＴＭＯ 信号出力端子
Claims (2)
- 【請求項１】 ドレインを電源供給端子と接続しソース
を信号入出力端子と接続する第１のＭＯＳトランジス
タ、ドレインを前記信号入出力端子と接続しソース及び
ゲートを基準電位点と接続する第２のＭＯＳトランジス
タ、ドレインを前記第１のＭＯＳトランジスタのゲート
と接続しソースを前記信号入出力端子と接続しゲートを
前記基準電位点と接続する第３のＭＯＳトランジスタ、
並びに前記第３のＭＯＳトランジスタのドレインと前記
基準電位点との間に接続された抵抗素子を備えた静電破
壊防止回路と、前記信号入出力端子と接続する内部回路
とを有することを特徴とする半導体集積回路。 - 【請求項２】 抵抗素子がトランジスタで形成された請
求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22909592A JP2871329B2 (ja) | 1992-08-28 | 1992-08-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22909592A JP2871329B2 (ja) | 1992-08-28 | 1992-08-28 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0677413A true JPH0677413A (ja) | 1994-03-18 |
| JP2871329B2 JP2871329B2 (ja) | 1999-03-17 |
Family
ID=16886680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22909592A Expired - Lifetime JP2871329B2 (ja) | 1992-08-28 | 1992-08-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2871329B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100323454B1 (ko) * | 1999-12-31 | 2002-02-06 | 박종섭 | 이에스디(ｅｓｄ) 보호회로 |
-
1992
- 1992-08-28 JP JP22909592A patent/JP2871329B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100323454B1 (ko) * | 1999-12-31 | 2002-02-06 | 박종섭 | 이에스디(ｅｓｄ) 보호회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2871329B2 (ja) | 1999-03-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981208 |
|
| S111 | Request for change of ownership or part of ownership |
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