JP2832994B2 - Semiconductor integrated circuit - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特に共通の半導体基
板から複数の品種を派生してなるマスタースライス型半
導体集積回路の識別システムを有する半導体集積回路に
関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit, and more particularly to a semiconductor integrated circuit having a system for identifying a master slice type semiconductor integrated circuit derived from a common semiconductor substrate by a plurality of types. About.
一般に、ゲートアレイに代表されるマスタースライス
型半導体集積回路は、多品種にわたる製品が同一生産ラ
インで製造から出荷までが行われている。また、各品種
において逐時機能改善も行われており、その改良製品も
旧製品と並行して生産ラインに乗ることがある。Generally, in a master slice type semiconductor integrated circuit represented by a gate array, a wide variety of products are manufactured and shipped on the same production line. In addition, functional improvements are being made in each product type, and the improved products may be on the production line in parallel with the old products.
これら多数の類似製品を識別管理するために、従来か
らチップ上や実装パッケージ上に識別用の符号を刻印
し、更には、チップ個々に電気的信号パターンを発生す
る回路を設けたりすることが行われている。In order to identify and manage these many similar products, conventionally, identification codes are stamped on a chip or a mounting package, and a circuit for generating an electric signal pattern is provided for each chip. Have been done.
〔発明が解決しようとする課題〕 上述した従来の半導体集積回路は、刻印した符号を用
いたものは視覚を介する必要があり、人手または高度な
画像認識システムが必要になるという欠点がある。[Problems to be Solved by the Invention] The above-mentioned conventional semiconductor integrated circuit using the engraved code needs to be visually recognized, and has a drawback that a manual or advanced image recognition system is required.
また、チップ内に電気的信号を発生する回路を設けた
ものは、品種判別を自動化する上で大きな利点をもつ
が、この電気的識別機能をチップをパッケージへ封入し
た後、選別から出荷、更に、市場に出てからも維持しよ
うとした場合、本来の製品機能を阻害するという欠点が
ある。In addition, the one that has a circuit that generates an electric signal in the chip has a great advantage in automating the type identification.However, after enclosing the chip in a package with this electric identification function, sorting, shipping, and However, there is a drawback in that if the product is to be maintained after entering the market, the original product function is hindered.
例えば、識別信号出力またはその制御用入力端子のた
めに本来使用可能な信号端子が少くなったり、あるい
は、識別用の入・出力端子を他の通常端子と並列に共用
し、識別信号出力モード特殊な制御信号パターンに設定
したとしても、製品本来の入力信号パターンを限定する
ことになり、かつ、実使用時に誤った信号を加えたため
に、大きな誤動作を引き起こすことがあるという欠点が
ある。For example, the number of signal terminals originally usable for the identification signal output or its control input terminal is reduced, or the identification input / output terminal is shared in parallel with other normal terminals, and the identification signal output mode is special. Even if such a control signal pattern is set, the input signal pattern inherent to the product is limited, and an erroneous signal is applied at the time of actual use, which may cause a large malfunction.
本発明の半導体集積回路は、半導体集積回路チップ内
に設けた識別信号を発生する識別信号発生回路と、通常
動作時には入力端子として機能し、テストモード時には
前記識別信号を出力する出力端子として機能する識別信
号出力端子と、通常動作時には入力端子として機能し、
テストモード時には前記識別信号を前記識別信号出力端
子に出力するか否かの制御をするテストモード設定信号
の入力端子として機能する制御信号入力端子とを有し、
前記制御信号入力端子に印加する電圧レベルが通常の動
作時の電圧レベルとは異なるレベルのとき前記テストモ
ード設定信号として有効し、テストモードとするように
している。A semiconductor integrated circuit according to the present invention functions as an input terminal provided in a semiconductor integrated circuit chip for generating an identification signal, and functions as an input terminal in a normal operation and functions as an output terminal for outputting the identification signal in a test mode. Functions as an identification signal output terminal and an input terminal during normal operation,
A control signal input terminal that functions as an input terminal of a test mode setting signal for controlling whether to output the identification signal to the identification signal output terminal in the test mode,
When the voltage level applied to the control signal input terminal is different from the voltage level in the normal operation, the test mode setting signal is valid and the test mode is set.
次に、本発明について図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.
第１図は本発明の第１の実施例の等価回路図である。
第１の実施例は一般的なMOS型半導体集積回路の場合に
ついて示す。FIG. 1 is an equivalent circuit diagram of the first embodiment of the present invention.
The first embodiment shows a case of a general MOS type semiconductor integrated circuit.
第１図において、端子T1〜T9は通常動作時は入力端子
であるが、チップ識別時には端子T1〜T8は識別信号出力
端子となり、端子T9は識別信号出力の制御用端子とな
る。抵抗R1〜R9は静電保護用抵抗で多結晶シリコン又は
拡散抵抗で形成される。トランジスタMT1〜MT9は通常は
静電保護用のMOSトランジスタで、チップ識別時にはト
ランジスタMT1〜MT8は識別信号出力用のトランジスタと
なる。BT1は識別信号制御回路を構成するNPN型のバイポ
ーラトランジスタ、RLは負荷用の拡散抵抗、B1は信号反
転用のインバータを示す。I1〜I9はMOS型の通常入力用
の入力バッファである。In FIG. 1, although the terminal T 1 through T 9 is a normal operation is input, at the time of chip identification terminal T 1 through T 8 becomes the identification signal output terminal, terminal T 9 is a control terminal of the identification signal Become. Resistor R 1 to R 9 are formed of polycrystalline silicon or diffusion resistance electrostatic protection resistor. The transistors MT 1 to MT 9 typically a MOS transistor for ESD protection, the transistor MT 1 to MT 8 the transistor identifying signal output at the time of chip identification. BT 1 denotes an NPN-type bipolar transistor constituting the identification signal control circuit, RL denotes a load diffusion resistor, and B 1 denotes a signal inversion inverter. I 1 to I 9 are MOS type input buffers for normal input.
トランジスタMT1〜MT8のゲート端子は識別信号パター
ンに応じて低レベルの接地端子あるいはインバータB1の
出力端子に接続される。The gate terminal of the transistor MT 1 to MT 8 are connected to the low-level output terminal of the ground terminal or the inverter B 1 in response to the identification signal pattern.
通常動作時に、端子T1〜T9に加わる電位は接地電位か
ら電源＋VDDの範囲であり、端子T9に接続されているバ
イポーラトランジスタBT1は非導通状態となり、インバ
ータB1の出力レベルは低レベルとなり、トランジスタMT
1〜MT8はすべて非導通状態となる。即ち、入力電圧レベ
ルが定格範囲の接地電位から電源＋VDDの範囲内であれ
ば、端子T1〜T9は入力専用端子としてのみ機能し、その
端子インピーダスも他の本発明を実施しない端子と同様
に高インピーダンス状態となる。During normal operation, the potential applied to the terminal T 1 through T 9 is in the range from the ground potential of the power supply + V DD, a bipolar transistor BT 1 which is connected to the terminal T 9 is turned off, and the output level of the inverter B 1 represents Low level, transistor MT
1 to MT 8 all become non-conductive. That is, if the input voltage level is within the range of the ground potential of the rated range to the power supply + V DD , the terminals T 1 to T 9 function only as input-only terminals, and the terminal impedance thereof does not implement other present invention. Becomes a high impedance state in the same way as
識別信号を出力させたい場合は、端子T9の信号レベル
を接地電位より低い負電位とする。このとき、バイポー
ラトランジスタBT1のベースからエミッタ間に流れる電
流をIBEとし、バイポーラトランジスタBT1の直流電流増
加率をhFE、インバータB1の入力しきい電圧をVTとする
と、インバータB1の出力レベルが高レベルになる条件は
式（１）のように示される。ただし、RLは負荷用の拡散
抵抗RLの抵抗値である。If you want to output the identification signal, the signal level of the terminal T 9 and lower than the ground potential negative potential. At this time, the current flowing from the base of the bipolar transistor BT 1 between the emitter and I BE, DC current increase rate h FE of the bipolar transistor BT 1, when the input threshold voltage of the inverter B 1 and V T, the inverter B 1 (1) is a condition for the output level of the high level to become high. Here, RL is the resistance value of the load diffusion resistance RL .
VT＞VDD−IBE・hFE・RL …（１） 上記条件を満足する端子電流が端子T9に流れた場合、
第１図の回路接続では、端子T1〜T8は式（２）に示す８
ビットの識別信号パターンを出力する。V T > V DD −I BE · h FE · R L (1) When a terminal current that satisfies the above condition flows to terminal T 9 ,
The circuit connection of FIG. 1, the terminal T 1 through T 8 are shown in Equation (2) 8
A bit identification signal pattern is output.
T1:T2:T3:T4: T5:T6:T7:T8 ⇒00111001 …（２） ただし、0:低レベル、1:高レベル 識別信号出力の制御に必要な端子電流はVT,hFE,RLの
値で調整することができ、特にバイポーラトランジスタ
BT1の直流電流増幅率hFEは１以下でも充分であるため、
通常のMOS型半導体製造プロセスで形成されるラテラル
型トランジスタても、本回路は実現可能である。T 1 : T 2 : T 3 : T 4 : T 5 : T 6 : T 7 : T 8 ⇒00111001… (0011) However, 0: low level, 1: high level Terminal current required to control the identification signal output Can be adjusted by the values of V T , h FE , RL , especially bipolar transistors
Since the DC current gain h FE of BT 1 of 1 or less is sufficient,
This circuit can be realized even by a lateral transistor formed by a normal MOS semiconductor manufacturing process.
静電保護用の抵抗R1〜R9,静電保護用MOS型のトランジ
スタMT1〜MT9は一般のMOS型半導体でも採用されてお
り、バイポーラトランジスタBT1はトランジスタMT9のＮ
領域、Ｐ型基板及び拡散抵抗RLのＮ領域で形成できる。The resistances R 1 to R 9 for electrostatic protection and the MOS transistors MT 1 to MT 9 for electrostatic protection are also used in general MOS semiconductors, and the bipolar transistor BT 1 is the N of the transistor MT 9 .
It can be formed of a region, a P-type substrate and an N region of a diffusion resistor RL .
このように構成することにより、第１の実施例は、負
荷用の拡散抵抗RL,信号反転用のインバータB1及びイン
バータB1からトランジスタMT1〜MT8への信号伝達のため
の配線領域を追加するだけで実現することが可能であ
る。With this configuration, the first embodiment is characterized in that the load diffusion resistor R L , the signal inverting inverter B 1, and the wiring area for signal transmission from the inverter B 1 to the transistors MT 1 to MT 8 are provided. Can be realized simply by adding
第２図は本発明の第２の実施例の等価回路図である。
第２図に示すように、第２の実施例はゲートアレイに実
施した場合を示す。FIG. 2 is an equivalent circuit diagram of the second embodiment of the present invention.
As shown in FIG. 2, the second embodiment shows a case where the present invention is applied to a gate array.
通常ゲートアレイは、各端子に入力，出力，入・出力
いずれのバッファ回路を形成するにも充分な素子が用意
されており、第２の実施例は上述した第１の実施例より
はるかに容易に実現できる。Normally, the gate array is provided with sufficient elements to form input, output, input / output buffer circuits at each terminal, and the second embodiment is much easier than the first embodiment. Can be realized.
第２図において、端子T11〜T15は通常動作時は入力端
子で、チップ識別時にはT11〜T14は識別信号出力端子と
なり、T15はその信号出力の制御信号入力端子となる。I
11〜I15は通常の入力バッファ、O11〜O14は識別信号用
の出力バッファを示す。I21は識別信号の出力を制御す
るバッファで、入力しきい電圧が電源＋VDD以上に設定
されており、その出力は出力バッファO11〜O14の各イネ
ーブル端子に接続されている。識別信号パターンは出力
バッファO11〜O14の各入力端子を電源＋VDDの電源端子
または接地端子に接続することで選択される。In Figure 2, the terminal T 11 through T 15 are in normal operation at the input terminal, at the time of chip identification T 11 through T 14 becomes the identification signal output terminal, T 15 is the control signal input terminal of the signal output. I
11 ~I 15 normal input buffer, O 11 ~ O 14 shows an output buffer for the identification signal. I 21 is a buffer for controlling an output of the identification signal, is set input threshold voltage than the power supply + V DD, the output of which is connected to the enable terminal of the output buffer O 11 ~ O 14. Identification signal pattern is selected by connecting the input terminals of the output buffer O 11 ~ O 14 to the power supply terminal or a ground terminal of the power supply + V DD.
第２図に示す実施例では、識別信号パターンは４ビッ
トで、式（３）で示される。In the embodiment shown in FIG. 2, the identification signal pattern is 4 bits, and is represented by equation (3).
T11:T12:T13:T14⇒1001 …（３） なお、第２の実施例では、識別信号出力を制御する信
号しきい値を電圧レベルとしたが上述した第１の実施例
と同様電流レベルにしても本発明を適用できる。T 11 : T 12 : T 13 : T 14 ⇒1001 (3) In the second embodiment, the signal threshold for controlling the identification signal output is set to the voltage level. Similarly, the present invention can be applied to a current level.
〔発明の効果〕 以上説明したように本発明は、わずかな回路または素
子を追加することにより、類似機能をもつ集積回路群を
高度なICテスターを用いることを要せず簡易かつ確実に
識別・管理できる効果がある。[Effects of the Invention] As described above, the present invention can simply and reliably identify integrated circuits having similar functions by adding a small number of circuits or elements without using an advanced IC tester. There is an effect that can be managed.
第１図は本発明の第１の実施例の等価回路図、第２図は
本発明の第２の実施例の等価回路図である。 B1……インバータ、BT1……バイポーラトランジスタ、I
1〜I9,I11〜I15……入力バッファ、I21……バッファ、M
T1〜MT9……トランジスタ、O11〜O14……出力バッフ
ァ、R1〜R9……抵抗、RL……負荷用の拡散抵抗、T1〜
T9,T11〜T15端子。FIG. 1 is an equivalent circuit diagram of the first embodiment of the present invention, and FIG. 2 is an equivalent circuit diagram of the second embodiment of the present invention. B 1 …… Inverter, BT 1 … Bipolar transistor, I
1 to I 9 , I 11 to I 15 …… Input buffer, I 21 …… Buffer, M
T 1 ~MT 9 ...... transistor, O 11 ~O 14 ...... output buffer, R 1 ~R 9 ...... resistance, diffusion resistance for R L ...... load, T 1 ~
T 9, T 11 ~T 15 terminals.
Claims (1)
を発生する識別信号発生回路と、通常動作時には入力端
子として機能し、テストモード時には前記識別信号を出
力する出力端子として機能する識別信号出力端子と、通
常動作時には入力端子として機能し、テストモード時に
は前記識別信号を前記識別信号出力端子に出力するか否
かの制御をするテストモード設定信号の入力端子として
機能する制御信号入力端子とを有し、前記制御信号入力
端子に印加する電圧レベルが通常の動作時の電圧レベル
とは異なるレベルのとき前記テストモード設定信号とし
て有効とし、テストモードとすることを特徴とする半導
体集積回路。An identification signal generation circuit provided in a semiconductor integrated circuit chip for generating an identification signal, and an identification signal output functioning as an input terminal in a normal operation and functioning as an output terminal outputting the identification signal in a test mode. A control signal input terminal that functions as an input terminal during normal operation, and that functions as an input terminal of a test mode setting signal that controls whether to output the identification signal to the identification signal output terminal during the test mode. A semiconductor integrated circuit having a test mode when a voltage level applied to the control signal input terminal is different from a voltage level in a normal operation as the test mode setting signal.
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|---|---|---|---|
| JP1102406A JP2832994B2 (en) | 1989-04-21 | 1989-04-21 | Semiconductor integrated circuit |
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|---|---|---|---|
| JP1102406A JP2832994B2 (en) | 1989-04-21 | 1989-04-21 | Semiconductor integrated circuit |
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Families Citing this family (1)
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Family Cites Families (2)
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| JPS5925258A (en) * | 1982-07-30 | 1984-02-09 | Fujitsu Ltd | Semiconductor integrated circuit device and its manufacture |
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Also Published As
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