JPH06334124A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH06334124A JPH06334124A JP5117082A JP11708293A JPH06334124A JP H06334124 A JPH06334124 A JP H06334124A JP 5117082 A JP5117082 A JP 5117082A JP 11708293 A JP11708293 A JP 11708293A JP H06334124 A JPH06334124 A JP H06334124A
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- test
- transistor
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Abstract
(57)【要約】
【構成】 被テスト回路12を形成するトランジスタよ
り高ゲート耐圧を有するフィールドトランジスタ13で
テスト入力回路を形成する。トランジスタ13のゲート
電極は入力端子n1 に接続され、その出力でテスト回路
11を活性化させる。トランジスタ13の出力端子−電
源電位間にトランジスタ13の導通時にその出力電位を
決定するプルダウン抵抗14を設ける。トランジスタ1
3のゲート酸化膜は素子領域分離酸化膜103や層間分
離酸化膜104で形成でき、同ゲート電極はNCピンや
テストピンと定義された端子n1 に接続される。 【効果】 上記テスト入力回路は入力インピーダンスが
NCと同等に高く、実装時にバイアス配線を施す必要が
ない。また微妙な動作電圧の設定を必要とせず、ノーマ
ルモードでの安定動作を確保できる。
り高ゲート耐圧を有するフィールドトランジスタ13で
テスト入力回路を形成する。トランジスタ13のゲート
電極は入力端子n1 に接続され、その出力でテスト回路
11を活性化させる。トランジスタ13の出力端子−電
源電位間にトランジスタ13の導通時にその出力電位を
決定するプルダウン抵抗14を設ける。トランジスタ1
3のゲート酸化膜は素子領域分離酸化膜103や層間分
離酸化膜104で形成でき、同ゲート電極はNCピンや
テストピンと定義された端子n1 に接続される。 【効果】 上記テスト入力回路は入力インピーダンスが
NCと同等に高く、実装時にバイアス配線を施す必要が
ない。また微妙な動作電圧の設定を必要とせず、ノーマ
ルモードでの安定動作を確保できる。
Description
【0001】
【産業上の利用分野】本発明はテスト回路内蔵の半導体
集積回路に関するもので、より特定的には製品出荷時等
における内部回路の動作試験の際にテスト回路へ外部か
ら信号を入力するためのテスト入力回路に係わる。
集積回路に関するもので、より特定的には製品出荷時等
における内部回路の動作試験の際にテスト回路へ外部か
ら信号を入力するためのテスト入力回路に係わる。
【0002】
【従来の技術】従来、LSIには一般にその内部回路の
動作試験を行うためにテスト回路が内蔵されている。こ
のテスト回路を用いた試験を行う場合は、外部端子から
の制御信号によってテスト回路を作動させ、このテスト
回路から被テスト回路にテスト信号を供給し、これに対
する被テスト回路の応答を確認する。よって、テスト回
路をLSI外部より操作するための信号系統がこのLS
Iには当然に備えられている。
動作試験を行うためにテスト回路が内蔵されている。こ
のテスト回路を用いた試験を行う場合は、外部端子から
の制御信号によってテスト回路を作動させ、このテスト
回路から被テスト回路にテスト信号を供給し、これに対
する被テスト回路の応答を確認する。よって、テスト回
路をLSI外部より操作するための信号系統がこのLS
Iには当然に備えられている。
【0003】図3は最も初期に採用されていたテスト入
力回路の説明図である。
力回路の説明図である。
【0004】この図に示すように、LSI301の外部
ピンの中にテスト専用のピン302を設け、このピン3
02から被テスト回路に制御信号を供給する。この制御
信号の電圧条件によりテストファンクションとノーマル
ファンクションとを区分する。よって、例えば出荷時
に、外部ピンをテストファンクションの電圧条件に設定
して被テスト回路を作動させる。その後は、外部ピンを
ノーマルファンクションの電圧条件にバイアスした状態
でボード上に実装しておくことで、テスト回路を非作動
の状態に保持し、内部回路をノーマルファンクションで
動作させることができる。
ピンの中にテスト専用のピン302を設け、このピン3
02から被テスト回路に制御信号を供給する。この制御
信号の電圧条件によりテストファンクションとノーマル
ファンクションとを区分する。よって、例えば出荷時
に、外部ピンをテストファンクションの電圧条件に設定
して被テスト回路を作動させる。その後は、外部ピンを
ノーマルファンクションの電圧条件にバイアスした状態
でボード上に実装しておくことで、テスト回路を非作動
の状態に保持し、内部回路をノーマルファンクションで
動作させることができる。
【0005】しかしながら、LSIの集積度は高くなる
一方であり、これに伴って多機能化し、必要とする外部
ピン数も増大する傾向にある。そんな中で、ノーマルフ
ァンクションモードの際に使用しないテスト専用のピン
にもバイアス配線を施さなければならないことが、とく
に配線ピン数が多いほど実装作業上で余分なものとなり
煩わしくなるときが出てきた。
一方であり、これに伴って多機能化し、必要とする外部
ピン数も増大する傾向にある。そんな中で、ノーマルフ
ァンクションモードの際に使用しないテスト専用のピン
にもバイアス配線を施さなければならないことが、とく
に配線ピン数が多いほど実装作業上で余分なものとなり
煩わしくなるときが出てきた。
【0006】そこで、ノーマルファンクション用の外部
ピンをテスト用にも兼用する手法が案出された。
ピンをテスト用にも兼用する手法が案出された。
【0007】図4は、この手法に係る従来のテスト入力
回路の構成を示すものである。
回路の構成を示すものである。
【0008】この図において、401はノーマルファン
クション入力回路、402は被テスト回路であり、ノー
マルファンクション入力回路401の入力端にあたるノ
ードn2 が外部ピンに接続される。
クション入力回路、402は被テスト回路であり、ノー
マルファンクション入力回路401の入力端にあたるノ
ードn2 が外部ピンに接続される。
【0009】403はテスト入力回路であり、動作電圧
設定回路404とバッファ回路405とを備えている。
動作電圧設定回路404はノードn41に対し順方向にダ
イオード接続されたNMOSトランジスタ4041,−
2とプルダウン用のNMOSトランジスタ4043とか
ら構成されており、トランジスタ4042,4043の
共通接続ノードn42の電位はトランジスタ4041,4
042のVGS分だけノードn41の電位より下がったもの
となる。このノードn42がバッファ回路405の入力端
に接続され、このバッファ回路405はノードn42の電
圧条件によって制御されるようになっている。これによ
って、ノードn41の電圧条件次第でノーマルファンクシ
ョン入力回路401とバッファ回路405とを選択的に
動作させることが可能とされている。
設定回路404とバッファ回路405とを備えている。
動作電圧設定回路404はノードn41に対し順方向にダ
イオード接続されたNMOSトランジスタ4041,−
2とプルダウン用のNMOSトランジスタ4043とか
ら構成されており、トランジスタ4042,4043の
共通接続ノードn42の電位はトランジスタ4041,4
042のVGS分だけノードn41の電位より下がったもの
となる。このノードn42がバッファ回路405の入力端
に接続され、このバッファ回路405はノードn42の電
圧条件によって制御されるようになっている。これによ
って、ノードn41の電圧条件次第でノーマルファンクシ
ョン入力回路401とバッファ回路405とを選択的に
動作させることが可能とされている。
【0010】図5はノーマルファンクション入力回路4
01とバッファ回路405との動作電圧条件の相違を図
解するものである。
01とバッファ回路405との動作電圧条件の相違を図
解するものである。
【0011】この図において、Vmin は通常動作保障範
囲(つまり、ノーマルファンクション入力回路401を
動作させる範囲)の最小値、Vmax は通常動作保障範囲
の最大値、ΔV1 は2VTH(Vmax )以上・デバイス限
界以下の電圧範囲、ΔV2 はテスト動作許容範囲(つま
り、バッファ回路405を動作させる範囲)である。図
のように、ノーマルファンクション入力回路401の動
作保障範囲はトランジスタ4041,4042の2VTH
分未満の範囲に収容される。ノーマルファンクション入
力回路401の動作保障範囲の最大値Vmax と、この2
VTHとの関係はVmax <<2VTHであり、このような関係
にある2VGS以上の電圧でバッファ回路405を動作さ
せる。よって、テスト時には2VTHより十分に大きく、
かつデバイス限界より十分に小さいΔV2 の範囲でノー
ドn41に接続された外部ピンの電圧を印加することによ
り、ノーマルファンクション入力回路401は動作させ
ずに、バッファ回路405だけを動作させ、通常使用時
にはVmin 〜Vmax の範囲で当該外部ピンに電圧を印加
することにより、バッファ回路405は動作させずノー
マルファンクション入力回路401だけ動作させること
ができる。
囲(つまり、ノーマルファンクション入力回路401を
動作させる範囲)の最小値、Vmax は通常動作保障範囲
の最大値、ΔV1 は2VTH(Vmax )以上・デバイス限
界以下の電圧範囲、ΔV2 はテスト動作許容範囲(つま
り、バッファ回路405を動作させる範囲)である。図
のように、ノーマルファンクション入力回路401の動
作保障範囲はトランジスタ4041,4042の2VTH
分未満の範囲に収容される。ノーマルファンクション入
力回路401の動作保障範囲の最大値Vmax と、この2
VTHとの関係はVmax <<2VTHであり、このような関係
にある2VGS以上の電圧でバッファ回路405を動作さ
せる。よって、テスト時には2VTHより十分に大きく、
かつデバイス限界より十分に小さいΔV2 の範囲でノー
ドn41に接続された外部ピンの電圧を印加することによ
り、ノーマルファンクション入力回路401は動作させ
ずに、バッファ回路405だけを動作させ、通常使用時
にはVmin 〜Vmax の範囲で当該外部ピンに電圧を印加
することにより、バッファ回路405は動作させずノー
マルファンクション入力回路401だけ動作させること
ができる。
【0012】ところが、微細化が進むほど小さくなるた
め、テストモードとノーマルモードとの間のテスト動作
許容範囲を十分大きくとる事が難しくなってきており、
外来ノイズが原因でノーマルファンクションでの安定し
た動作が危ぶまれるようになってきた。
め、テストモードとノーマルモードとの間のテスト動作
許容範囲を十分大きくとる事が難しくなってきており、
外来ノイズが原因でノーマルファンクションでの安定し
た動作が危ぶまれるようになってきた。
【0013】現用の技術で安定した動作を望むには図3
に示す方式を採用せざるを得ず、何か良策の出現が切望
されることとなった。
に示す方式を採用せざるを得ず、何か良策の出現が切望
されることとなった。
【0014】
【発明が解決しようとする課題】このように従来のテス
ト入力回路は微細化されたLSIにとって、実装上ある
いは動作の信頼性確保上、不都合な構成となっている。
ト入力回路は微細化されたLSIにとって、実装上ある
いは動作の信頼性確保上、不都合な構成となっている。
【0015】本発明は上記従来技術の有する問題点に鑑
みてなされたもので、その目的とするところは実装時に
必ずしも配線を施す必要がなく、かつノーマルモードで
の安定動作を確保し得るテスト入力回路を提供すること
にある。
みてなされたもので、その目的とするところは実装時に
必ずしも配線を施す必要がなく、かつノーマルモードで
の安定動作を確保し得るテスト入力回路を提供すること
にある。
【0016】
【課題を解決するための手段】本発明の半導体集積回路
は、被テスト回路にテスト信号を供給するテスト回路
と、上記被テスト回路を形成するトランジスタより高い
ゲート耐圧を有し、該ゲート電極が外部入力端子に接続
され、その出力信号により上記テスト回路を活性化させ
るフィールドトランジスタと、このフィールドトランジ
スタが導通しているとき、このフィールドトランジスタ
出力端子の電位を設定する抵抗素子とを備えていること
を特徴とする。
は、被テスト回路にテスト信号を供給するテスト回路
と、上記被テスト回路を形成するトランジスタより高い
ゲート耐圧を有し、該ゲート電極が外部入力端子に接続
され、その出力信号により上記テスト回路を活性化させ
るフィールドトランジスタと、このフィールドトランジ
スタが導通しているとき、このフィールドトランジスタ
出力端子の電位を設定する抵抗素子とを備えていること
を特徴とする。
【0017】フィールドトランジスタのゲート酸化膜は
素子分離酸化膜以外にも層間分離酸化膜を採用する構成
とすることができる。
素子分離酸化膜以外にも層間分離酸化膜を採用する構成
とすることができる。
【0018】また、フィールドトランジスタのゲート電
極はノンコネクトピンあるいはテストピンとして定義さ
れた外部入力端子に接続される。
極はノンコネクトピンあるいはテストピンとして定義さ
れた外部入力端子に接続される。
【0019】
【作用】本発明によれば、被テスト回路よりもゲート耐
圧が高いフィールドトランジスタによりテスト入力回路
を形成する構成となっているため、入力インピーダンス
は非常に高く、ノンコネクト状態と同等の状態にするこ
とができる。よって、実装時にその誤動作防止のため、
ゲートバイアス配線を施す必要がない。また、微妙な動
作電圧の設定を必要としないため、ノーマルモードでの
安定な動作を確保することができる。
圧が高いフィールドトランジスタによりテスト入力回路
を形成する構成となっているため、入力インピーダンス
は非常に高く、ノンコネクト状態と同等の状態にするこ
とができる。よって、実装時にその誤動作防止のため、
ゲートバイアス配線を施す必要がない。また、微妙な動
作電圧の設定を必要としないため、ノーマルモードでの
安定な動作を確保することができる。
【0020】
【実施例】以下に本発明の実施例について図面を参照し
つつ説明する。
つつ説明する。
【0021】図1(A)、(B)は本発明の一実施例に
係るテスト入力回路の構成を示すもので、ある。
係るテスト入力回路の構成を示すもので、ある。
【0022】まず、同図(A)は回路線図であり、11
はテスト回路、12は被テスト回路であり、テスト回路
11は被テスト回路12へテスト信号を供給するバッフ
ァである。
はテスト回路、12は被テスト回路であり、テスト回路
11は被テスト回路12へテスト信号を供給するバッフ
ァである。
【0023】13はフィールドトランジスタであり、こ
のフィールドトランジスタ13は被テスト回路12を構
成するトランジスタより高いゲート耐圧を有するもので
あり、そのゲート電極にあたるノードn1 はLSI上で
ノンコネクトピンあるいはテストピンとして定義された
外部ピンに接続される。このトランジスタ13のドレイ
ンは電源電位Vccに接続され、ソースにはプルダウン用
の受動抵抗素子14に接続されており、テスト回路11
の入力端は、このトランジスタ13のソースと受動抵抗
素子14との接続ノードn2 に接続されている。
のフィールドトランジスタ13は被テスト回路12を構
成するトランジスタより高いゲート耐圧を有するもので
あり、そのゲート電極にあたるノードn1 はLSI上で
ノンコネクトピンあるいはテストピンとして定義された
外部ピンに接続される。このトランジスタ13のドレイ
ンは電源電位Vccに接続され、ソースにはプルダウン用
の受動抵抗素子14に接続されており、テスト回路11
の入力端は、このトランジスタ13のソースと受動抵抗
素子14との接続ノードn2 に接続されている。
【0024】図1(B)は素子構造を示すもので、10
1はN型基板であり、この基板101にはP型ウェル1
02が形成されるとともに、素子領域を分離する領域分
離酸化膜103が形成されている。テスト回路11のバ
ッファはP型ウェル102上の一素子領域に作られたN
MOSトランジスタ111と基板101のN型領域上の
一素子領域に作られたPMOSトランジスタ112とか
らなるCMOSインバータとして形成されている。すな
わち、P型ウェル102の対応する素子領域には多結晶
シリコンからなる導電膜113とゲート酸化膜114と
からなるゲート電極が形成され、そのゲート電極直下の
チャネル形成領域各側にはN+ 型ソース領域115とN
+ 型ドレイン領域116とが形成されている。基板10
1のP型ウェル102に隣接するN型領域上には導電膜
117とゲート酸化膜118とからなるゲート電極が形
成され、このゲート電極直下のチャネル形成領域各側に
はP+ 型ドレイン領域119とP+ 型ソース領域120
とが形成されている。トランジスタ111のゲート電極
とトランジスタ117のゲート電極との共通点が当該イ
ンバータの入力端子となり、図1(A)のノードn2 に
対応する。トランジスタ111のドレイン領域116と
トランジスタ112のドレイン領域119との接続点が
当該インバータの出力端子となり、図1(A)に示すノ
ードn3 に対応する。
1はN型基板であり、この基板101にはP型ウェル1
02が形成されるとともに、素子領域を分離する領域分
離酸化膜103が形成されている。テスト回路11のバ
ッファはP型ウェル102上の一素子領域に作られたN
MOSトランジスタ111と基板101のN型領域上の
一素子領域に作られたPMOSトランジスタ112とか
らなるCMOSインバータとして形成されている。すな
わち、P型ウェル102の対応する素子領域には多結晶
シリコンからなる導電膜113とゲート酸化膜114と
からなるゲート電極が形成され、そのゲート電極直下の
チャネル形成領域各側にはN+ 型ソース領域115とN
+ 型ドレイン領域116とが形成されている。基板10
1のP型ウェル102に隣接するN型領域上には導電膜
117とゲート酸化膜118とからなるゲート電極が形
成され、このゲート電極直下のチャネル形成領域各側に
はP+ 型ドレイン領域119とP+ 型ソース領域120
とが形成されている。トランジスタ111のゲート電極
とトランジスタ117のゲート電極との共通点が当該イ
ンバータの入力端子となり、図1(A)のノードn2 に
対応する。トランジスタ111のドレイン領域116と
トランジスタ112のドレイン領域119との接続点が
当該インバータの出力端子となり、図1(A)に示すノ
ードn3 に対応する。
【0025】次に、トランジスタ13はP型ウェル10
2内に形成されている。すなわち、基板101上の全面
には層間分離酸化膜104が形成されており、P型ウェ
ル102上の領域分離酸化膜103と層間分離酸化膜1
04とがトランジスタ12のゲート酸化膜131を構成
している。このゲート酸化膜131上にはゲート電極膜
としての導電膜130が被着され、これがノードn1 に
対応する。このゲート酸化膜131を形成する領域分離
酸化膜103と各側に隣設された領域分離酸化膜103
との間の領域にN+ ドレイン領域132とN+ ソース領
域133とが形成されている。ソース領域133はノー
ドn2 に接続され、受動抵抗素子14は、これと共通に
ノードn2 に接続されている。
2内に形成されている。すなわち、基板101上の全面
には層間分離酸化膜104が形成されており、P型ウェ
ル102上の領域分離酸化膜103と層間分離酸化膜1
04とがトランジスタ12のゲート酸化膜131を構成
している。このゲート酸化膜131上にはゲート電極膜
としての導電膜130が被着され、これがノードn1 に
対応する。このゲート酸化膜131を形成する領域分離
酸化膜103と各側に隣設された領域分離酸化膜103
との間の領域にN+ ドレイン領域132とN+ ソース領
域133とが形成されている。ソース領域133はノー
ドn2 に接続され、受動抵抗素子14は、これと共通に
ノードn2 に接続されている。
【0026】ゲート酸化膜131は領域分離酸化膜10
3と層間分離酸化膜104とを合わせて10000オン
グストローム程度以上の厚さを有しており、この通常の
ゲート酸化膜厚200オングストローム、ゲート耐圧1
5Vという値に対し、スト回路12を構成するトランジ
スタのゲート酸化膜は十分高いゲート耐圧を有するため
入力端子n1 のサージに対して静電破壊を生じないもの
である。
3と層間分離酸化膜104とを合わせて10000オン
グストローム程度以上の厚さを有しており、この通常の
ゲート酸化膜厚200オングストローム、ゲート耐圧1
5Vという値に対し、スト回路12を構成するトランジ
スタのゲート酸化膜は十分高いゲート耐圧を有するため
入力端子n1 のサージに対して静電破壊を生じないもの
である。
【0027】入力ノードn1 に入力電圧を印加したとき
ソース/ドレインに電流が流れるVth(しきい値)はウ
ェル102内のゲート電極131直下の領域における不
純物濃度で決定され、例えば12Vに設定することがで
きる。ノードn1 への入力電圧Vin>12Vにおいてフ
ィールドトランジスタ13のgmで決定される電流ID
が流れる。
ソース/ドレインに電流が流れるVth(しきい値)はウ
ェル102内のゲート電極131直下の領域における不
純物濃度で決定され、例えば12Vに設定することがで
きる。ノードn1 への入力電圧Vin>12Vにおいてフ
ィールドトランジスタ13のgmで決定される電流ID
が流れる。
【0028】よって、受動抵抗素子14により決まるノ
ードn2 の電位V1 が電位V1 >Vthのときテスト回路
は活性化してテストモードとなり、電位V1 を可変する
ことによってテスト回路11を通して被テスト回路12
にテスト信号を入力することができる。逆に、入力電圧
V1 <12Vのときはテスト回路は非活性化状態とな
る。
ードn2 の電位V1 が電位V1 >Vthのときテスト回路
は活性化してテストモードとなり、電位V1 を可変する
ことによってテスト回路11を通して被テスト回路12
にテスト信号を入力することができる。逆に、入力電圧
V1 <12Vのときはテスト回路は非活性化状態とな
る。
【0029】このように、被テスト回路12よりもゲー
ト耐圧が高いフィールドトランジスタ13によりテスト
入力回路を形成する構成となっているため、入力インピ
ーダンスは非常に高く、ノンコネクト状態と同等の状態
にすることができる。よって、実装時にその誤動作防止
のため、ゲートバイアス配線を施す必要がない。また、
微妙な動作電圧の設定を必要としないため、ノーマルモ
ードでの安定な動作を確保することができる。さらに、
入力端子n1 にフィールドトランジスタ13に対する入
力保護回路を設ける必要がないため、その分、回路構成
が簡素化されることとなる。
ト耐圧が高いフィールドトランジスタ13によりテスト
入力回路を形成する構成となっているため、入力インピ
ーダンスは非常に高く、ノンコネクト状態と同等の状態
にすることができる。よって、実装時にその誤動作防止
のため、ゲートバイアス配線を施す必要がない。また、
微妙な動作電圧の設定を必要としないため、ノーマルモ
ードでの安定な動作を確保することができる。さらに、
入力端子n1 にフィールドトランジスタ13に対する入
力保護回路を設ける必要がないため、その分、回路構成
が簡素化されることとなる。
【0030】図2(A)は本発明の第2実施例に係るテ
スト入力回路の構成を示すもので、この図に示すものは
トランジスタ13とは逆導電型であるPMOSフィール
ドトランジスタ13′を備え、そのドレインにプルダウ
ン受動抵抗素子14′が挿入されている。n2'は、この
トランジスタ13′のドレインと抵抗素子14′との接
続ノードであり、このテスト入力回路の出力端子にあた
る。
スト入力回路の構成を示すもので、この図に示すものは
トランジスタ13とは逆導電型であるPMOSフィール
ドトランジスタ13′を備え、そのドレインにプルダウ
ン受動抵抗素子14′が挿入されている。n2'は、この
トランジスタ13′のドレインと抵抗素子14′との接
続ノードであり、このテスト入力回路の出力端子にあた
る。
【0031】本実施例のテスト入力回路の場合にはゲー
トへ印加する電圧の極性が図1に示す第1実施例のもの
と逆になる他は、この第1実施例のものと同様で、同等
の作用効果が得られる。
トへ印加する電圧の極性が図1に示す第1実施例のもの
と逆になる他は、この第1実施例のものと同様で、同等
の作用効果が得られる。
【0032】図2(B)は本発明の第3実施例に係るテ
スト入力回路の構成を示すもので、この図に示すものは
トランジスタ13と同一の導電型であるNMOSフィー
ルドトランジスタ13″を備え、ここでは、そのドレイ
ンにプルアップ受動抵抗素子14″が挿入されている
点、換言すればトランジスタ13″が接地線側に挿入さ
れている点が第1実施例と異なっている。n2'' は、こ
のトランジスタ13″のドレインと抵抗素子14″との
接続ノードであり、このテスト入力回路の出力端子にあ
たる。
スト入力回路の構成を示すもので、この図に示すものは
トランジスタ13と同一の導電型であるNMOSフィー
ルドトランジスタ13″を備え、ここでは、そのドレイ
ンにプルアップ受動抵抗素子14″が挿入されている
点、換言すればトランジスタ13″が接地線側に挿入さ
れている点が第1実施例と異なっている。n2'' は、こ
のトランジスタ13″のドレインと抵抗素子14″との
接続ノードであり、このテスト入力回路の出力端子にあ
たる。
【0033】本実施例のテスト入力回路の場合には、ト
ランジスタ13″に対するバイアス条件が変わる他は、
この第1実施例のものと同様で、同等の作用効果が得ら
れる。因みに、第1実施例の回路ではトランジスタ13
に流れる電流ID が抵抗素子14に流れることによる電
圧降下分だけ接地電位VSSより高い電圧がノードn2の
電位として設定されたが、本第3実施例の回路ではトラ
ンジスタ13″に流れる電流ID'' が抵抗素子14″に
流れることにより電圧降下分だけ電源電位Vccより低い
電圧がノードn2 の電位として設定される。よって、そ
れに応じてノードn1 の入力電圧を設定することとな
る。
ランジスタ13″に対するバイアス条件が変わる他は、
この第1実施例のものと同様で、同等の作用効果が得ら
れる。因みに、第1実施例の回路ではトランジスタ13
に流れる電流ID が抵抗素子14に流れることによる電
圧降下分だけ接地電位VSSより高い電圧がノードn2の
電位として設定されたが、本第3実施例の回路ではトラ
ンジスタ13″に流れる電流ID'' が抵抗素子14″に
流れることにより電圧降下分だけ電源電位Vccより低い
電圧がノードn2 の電位として設定される。よって、そ
れに応じてノードn1 の入力電圧を設定することとな
る。
【0034】本実施例によっても上記実施例と同等の作
用効果が得られることとなる。
用効果が得られることとなる。
【0035】なお、上記実施例ではプルダウンあるいは
プルアップ抵抗として受動抵抗素子を採用する構成とな
っているが、これには限定されず、ダイオード、トラン
ジスタ等の能動抵抗素子を採用することもできる。
プルアップ抵抗として受動抵抗素子を採用する構成とな
っているが、これには限定されず、ダイオード、トラン
ジスタ等の能動抵抗素子を採用することもできる。
【0036】
【発明の効果】以上説明したように本発明によれば、被
テスト回路よりもゲート耐圧が高いフィールドトランジ
スタによりテスト入力回路を形成する構成となっている
ため、入力インピーダンスは非常に高く、ノンコネクト
状態と同等の状態にすることができる。よって、実装時
にその誤動作防止のため、ゲートバイアス配線を施す必
要がない。また、微妙な動作電圧の設定を必要としない
ため、ノーマルモードでの安定な動作を確保することが
できる。さらに、入力保護回路が不要になるため、その
分だけ回路構成が簡素化される。
テスト回路よりもゲート耐圧が高いフィールドトランジ
スタによりテスト入力回路を形成する構成となっている
ため、入力インピーダンスは非常に高く、ノンコネクト
状態と同等の状態にすることができる。よって、実装時
にその誤動作防止のため、ゲートバイアス配線を施す必
要がない。また、微妙な動作電圧の設定を必要としない
ため、ノーマルモードでの安定な動作を確保することが
できる。さらに、入力保護回路が不要になるため、その
分だけ回路構成が簡素化される。
【図1】本発明の第1実施例に係るテスト入力回路の構
成を回路図(A)及び素子断面図(B)として示す図。
成を回路図(A)及び素子断面図(B)として示す図。
【図2】本発明の第2実施例(A)及び第3実施例
(B)に係るテスト入力回路の構成を示す回路図。
(B)に係るテスト入力回路の構成を示す回路図。
【図3】テスト専用ピンを設ける従来のテスト入力回路
の構成を説明するためにICのピンの配置を示す平面
図。
の構成を説明するためにICのピンの配置を示す平面
図。
【図4】ノーマルファンクションピンをテストピンとし
て兼用する従来のテスト入力回路の構成を示す回路図。
て兼用する従来のテスト入力回路の構成を示す回路図。
【図5】図4に示す回路のノーマルファンクション動作
時及びテストファンクション動作時の動作電圧範囲を示
す説明図。
時及びテストファンクション動作時の動作電圧範囲を示
す説明図。
11 テスト回路 12 被テスト回路 13,13′,13″ フィールドトランジスタ 14,14′,14″ テスト回路活性化電位設定用の
プルダウンあるいはプルアップ受動抵抗素子 n1 ノンコネクトピンあるいはテストピンに接続され
る入力端子ノード n2 テスト回路活性化電位設定端子ノード n3 テスト回路の出力端子ノード 101 N型基板 102 P型ウェル 103 素子領域分離酸化膜 104 層間分離酸化膜 131 ゲート酸化膜 132 ドレイン領域 133 ソース領域
プルダウンあるいはプルアップ受動抵抗素子 n1 ノンコネクトピンあるいはテストピンに接続され
る入力端子ノード n2 テスト回路活性化電位設定端子ノード n3 テスト回路の出力端子ノード 101 N型基板 102 P型ウェル 103 素子領域分離酸化膜 104 層間分離酸化膜 131 ゲート酸化膜 132 ドレイン領域 133 ソース領域
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/82
Claims (3)
- 【請求項1】被テスト回路にテスト信号を供給するテス
ト回路と、 前記被テスト回路を形成するトランジスタより高いゲー
ト耐圧を有し、該ゲート電極が外部入力端子に接続さ
れ、その出力信号により前記テスト回路を活性化させる
フィールドトランジスタと、 該フィールドトランジスタが導通しているとき該フィー
ルドトランジスタ出力端子の電位を設定する抵抗素子と
を備えている半導体集積回路。 - 【請求項2】フィールドトランジスタのゲート酸化膜は
層間分離酸化膜を含んでいることを特徴とする請求項1
記載の半導体集積回路。 - 【請求項3】フィールドトランジスタのゲート電極はノ
ンコネクトピンあるいはテストピンとして定義された外
部入力端子に接続されることを特徴とする請求項1,2
のうちいずれか1項記載の半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11708293A JP3190169B2 (ja) | 1993-05-19 | 1993-05-19 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11708293A JP3190169B2 (ja) | 1993-05-19 | 1993-05-19 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06334124A true JPH06334124A (ja) | 1994-12-02 |
JP3190169B2 JP3190169B2 (ja) | 2001-07-23 |
Family
ID=14702952
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11708293A Expired - Fee Related JP3190169B2 (ja) | 1993-05-19 | 1993-05-19 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3190169B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5143036A (en) * | 1990-03-29 | 1992-09-01 | Mazda Motor Corporation | Multi-valve internal combustion engine |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6249034B1 (en) | 1999-03-29 | 2001-06-19 | Intel Corporation | Microlens formed of negative photoresist |
-
1993
- 1993-05-19 JP JP11708293A patent/JP3190169B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5143036A (en) * | 1990-03-29 | 1992-09-01 | Mazda Motor Corporation | Multi-valve internal combustion engine |
Also Published As
Publication number | Publication date |
---|---|
JP3190169B2 (ja) | 2001-07-23 |
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