JP2943914B2 - 半導体装置およびその製造方法 - Google Patents
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/03—Making the capacitor or connections thereto
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特にスタック型ＤＲＡＭの蓄積キ
ャパシタの蓄積電極などとソース・ドレイン領域などと
の接続構造およびその形成方法に関するものである。
その製造方法に関し、特にスタック型ＤＲＡＭの蓄積キ
ャパシタの蓄積電極などとソース・ドレイン領域などと
の接続構造およびその形成方法に関するものである。
【０００２】
【従来の技術】図３は、この種蓄積電極の従来の接続構
造を示す断面図である。この半導体装置（以下、第１の
従来例という）は以下のように製造される。まず、ｐ型
シリコン基板１０１の表面に選択酸化法を適用して厚さ
４００ｎｍ程度のフィールド酸化膜１０２を形成して活
性領域を区画する。次に、活性領域上にゲート酸化膜、
ゲート電極、ソース・ドレイン領域を形成してＭＯＳＦ
ＥＴを形成する。なお、図中にはゲート酸化膜、ゲート
電極は図示されておらず、ソース・ドレイン領域１０３
の一方のみが図示されている。次に、層間絶縁膜とし
て、厚さ１０００ｎｍ程度ののＢＰＳＧ膜１０４を堆積
した後、厚さ２００ｎｍ程度の二酸化シリコン膜１０５
を堆積する。次に、ソース・ドレイン領域１０３にまで
達する０．３μｍ角程度のコンタクトホール１０６を形
成した後に、リンをドープしたアモルファスシリコン膜
１０７を厚さ５００ｎｍ程度に堆積し、パターニングし
て蓄積キャパシタの蓄積電極を形成する。
造を示す断面図である。この半導体装置（以下、第１の
従来例という）は以下のように製造される。まず、ｐ型
シリコン基板１０１の表面に選択酸化法を適用して厚さ
４００ｎｍ程度のフィールド酸化膜１０２を形成して活
性領域を区画する。次に、活性領域上にゲート酸化膜、
ゲート電極、ソース・ドレイン領域を形成してＭＯＳＦ
ＥＴを形成する。なお、図中にはゲート酸化膜、ゲート
電極は図示されておらず、ソース・ドレイン領域１０３
の一方のみが図示されている。次に、層間絶縁膜とし
て、厚さ１０００ｎｍ程度ののＢＰＳＧ膜１０４を堆積
した後、厚さ２００ｎｍ程度の二酸化シリコン膜１０５
を堆積する。次に、ソース・ドレイン領域１０３にまで
達する０．３μｍ角程度のコンタクトホール１０６を形
成した後に、リンをドープしたアモルファスシリコン膜
１０７を厚さ５００ｎｍ程度に堆積し、パターニングし
て蓄積キャパシタの蓄積電極を形成する。
【０００３】ここで、蓄積電極−コンタクトホール間目
合わせマージンｌ1 は０．０５μｍ程度と、近年の高集
積化の進展に伴い非常に小さくなっている。図３には、
蓄積電極のマスクとコンタクトホール１０６のマスクと
の位置合わせのずれ（以下、目合わせずれと記す）をゼ
ロとした理想的場合が示されているが、目合わせずれが
蓄積電極−コンタクトホール間目合わせマージンｌ1 よ
りも大きい場合には、図４（ａ）に示すように、蓄積電
極（１０７）がコンタクトホール１０６内に落ち込み、
コンタクトホール１０６側壁の二酸化シリコン膜１０５
およびＢＰＳＧ膜１０４が露出してしまう。
合わせマージンｌ1 は０．０５μｍ程度と、近年の高集
積化の進展に伴い非常に小さくなっている。図３には、
蓄積電極のマスクとコンタクトホール１０６のマスクと
の位置合わせのずれ（以下、目合わせずれと記す）をゼ
ロとした理想的場合が示されているが、目合わせずれが
蓄積電極−コンタクトホール間目合わせマージンｌ1 よ
りも大きい場合には、図４（ａ）に示すように、蓄積電
極（１０７）がコンタクトホール１０６内に落ち込み、
コンタクトホール１０６側壁の二酸化シリコン膜１０５
およびＢＰＳＧ膜１０４が露出してしまう。
【０００４】次工程は容量絶縁膜の窒化シリコン膜の堆
積であるが、膜質の向上のために、その前に希フッ酸に
よって蓄積電極８上の自然酸化膜を除去する前処理を行
う必要がある。ところが、希フッ酸のエッチングレート
は、シリコン酸化膜が２０Å／分程度であるのに対して
ＢＰＳＧ膜は６００Å／分と大きい。また、自然酸化膜
を完全に取りきるためには５分以上のエッチング時間が
必要であり、そのため、図４（ｂ）に示すように、コン
タクトホール１０６側壁部でＢＰＳＧ膜が大きくエッチ
ングされてしまうという問題があった。同じ問題がいわ
ゆるＨＳＧ（Hemispherical Grained ）キャパシタの形
成時にも発生する。ＨＳＧキャパシタとは、蓄積電極表
面に微小な半球状の凸部を多数形成してキャパシタ表面
積を増大させたキャパシタ構造であるが、その形成には
蓄積電極上の自然酸化膜の除去が必要不可欠であり、こ
の場合にも目合わせずれ発生時には希フッ酸前処理によ
りコンタクトホール側壁部でＢＰＳＧ膜が大きくエッチ
ングされてしまうという問題が発生する。
積であるが、膜質の向上のために、その前に希フッ酸に
よって蓄積電極８上の自然酸化膜を除去する前処理を行
う必要がある。ところが、希フッ酸のエッチングレート
は、シリコン酸化膜が２０Å／分程度であるのに対して
ＢＰＳＧ膜は６００Å／分と大きい。また、自然酸化膜
を完全に取りきるためには５分以上のエッチング時間が
必要であり、そのため、図４（ｂ）に示すように、コン
タクトホール１０６側壁部でＢＰＳＧ膜が大きくエッチ
ングされてしまうという問題があった。同じ問題がいわ
ゆるＨＳＧ（Hemispherical Grained ）キャパシタの形
成時にも発生する。ＨＳＧキャパシタとは、蓄積電極表
面に微小な半球状の凸部を多数形成してキャパシタ表面
積を増大させたキャパシタ構造であるが、その形成には
蓄積電極上の自然酸化膜の除去が必要不可欠であり、こ
の場合にも目合わせずれ発生時には希フッ酸前処理によ
りコンタクトホール側壁部でＢＰＳＧ膜が大きくエッチ
ングされてしまうという問題が発生する。
【０００５】この対策として、酸化膜スペーサをコンタ
クトホール側壁に形成することが行われている（以下、
これを第２の従来例という）。すなわち、図５（ａ）に
示されるように、二酸化シリコン膜１０５、ＢＰＳＧ膜
１０４を選択的にエッチングしてソース・ドレイン領域
１０３の表面を露出させるコンタクトホール１０６を形
成した後、厚さ１００ｎｍ程度の二酸化シリコン膜１０
８ａを堆積する。次いで、エッチバックを行ってコンタ
クトホール１０６側面の二酸化シリコン膜のみを残して
サイドウォール１０８を形成した後、リンをドープした
厚さ５００ｎｍのアモルファスシリコン膜１０７を堆積
し、パターニングして蓄積電極を形成する〔図５
（ｂ）〕。このとき、蓄積電極−コンタクトホール目合
わせマージンｌ 1 はサイドウォール１０８の膜厚分の
０．１μｍ増加するため、目合わせずれが生じても、蓄
積電極（１０７）がコンタクトホール１０６内に落ち込
むことはなくなる。
クトホール側壁に形成することが行われている（以下、
これを第２の従来例という）。すなわち、図５（ａ）に
示されるように、二酸化シリコン膜１０５、ＢＰＳＧ膜
１０４を選択的にエッチングしてソース・ドレイン領域
１０３の表面を露出させるコンタクトホール１０６を形
成した後、厚さ１００ｎｍ程度の二酸化シリコン膜１０
８ａを堆積する。次いで、エッチバックを行ってコンタ
クトホール１０６側面の二酸化シリコン膜のみを残して
サイドウォール１０８を形成した後、リンをドープした
厚さ５００ｎｍのアモルファスシリコン膜１０７を堆積
し、パターニングして蓄積電極を形成する〔図５
（ｂ）〕。このとき、蓄積電極−コンタクトホール目合
わせマージンｌ 1 はサイドウォール１０８の膜厚分の
０．１μｍ増加するため、目合わせずれが生じても、蓄
積電極（１０７）がコンタクトホール１０６内に落ち込
むことはなくなる。
【０００６】なお、下層配線層上を覆う層間絶縁膜を選
択的にエッチングして下層配線層を露出させる開孔部を
形成し、開孔部側面に絶縁膜のサイドウォールを形成
し、その狭められた開孔部内に接続用導体を埋め込んだ
後、層間絶縁膜上に上層配線層を形成する半導体装置の
製造方法は、特開平２−１７０５６１号公報に記載され
ている。
択的にエッチングして下層配線層を露出させる開孔部を
形成し、開孔部側面に絶縁膜のサイドウォールを形成
し、その狭められた開孔部内に接続用導体を埋め込んだ
後、層間絶縁膜上に上層配線層を形成する半導体装置の
製造方法は、特開平２−１７０５６１号公報に記載され
ている。
【０００７】また、他の従来技術として、下層層間絶縁
膜と上層層間絶縁膜とに別々の工程でコンタクトホール
を開孔し、下層層間絶縁膜のコンタクトホールを多結晶
シリコンにより埋め込むことにより、アスペクト比を改
善する方法が、特開平３−１７４７６６号公報により提
案されている。図６は、同公報に開示された半導体装置
の断面図であって、フィールド酸化膜２０２、ソース・
ドレイン領域２０３が形成されたｐ型シリコン基板２０
１上に、下層層間絶縁膜となる第１の二酸化シリコン膜
２０４を堆積し、ソース・ドレイン領域２０３の表面を
露出させるコンタクトホールを開孔する。次に、第１の
多結晶シリコン膜２０５を堆積しこれをエッチバックし
て第１の二酸化シリコン膜２０４に形成されたコンタク
トホール内を第１の多結晶シリコン膜によって埋め込
む。次いで、上層層間絶縁膜となる第２の二酸化シリコ
ン膜２０６を堆積し、これにコンタクトホール２０７を
開孔した後、多結晶シリコン膜２０８を堆積し、これを
パターニングして蓄積電極を形成する。この方法によれ
ば、アスペクト比を実質的に改善することができる。し
かし、コンタクトホール２０７に対する蓄積電極の目合
わせマージンは改善することはできないばかりでなく、
コンタクトホールを２回に分けて形成することにより、
リソグラフィ工程が１回増え、工程が長くなるという欠
点がある。
膜と上層層間絶縁膜とに別々の工程でコンタクトホール
を開孔し、下層層間絶縁膜のコンタクトホールを多結晶
シリコンにより埋め込むことにより、アスペクト比を改
善する方法が、特開平３−１７４７６６号公報により提
案されている。図６は、同公報に開示された半導体装置
の断面図であって、フィールド酸化膜２０２、ソース・
ドレイン領域２０３が形成されたｐ型シリコン基板２０
１上に、下層層間絶縁膜となる第１の二酸化シリコン膜
２０４を堆積し、ソース・ドレイン領域２０３の表面を
露出させるコンタクトホールを開孔する。次に、第１の
多結晶シリコン膜２０５を堆積しこれをエッチバックし
て第１の二酸化シリコン膜２０４に形成されたコンタク
トホール内を第１の多結晶シリコン膜によって埋め込
む。次いで、上層層間絶縁膜となる第２の二酸化シリコ
ン膜２０６を堆積し、これにコンタクトホール２０７を
開孔した後、多結晶シリコン膜２０８を堆積し、これを
パターニングして蓄積電極を形成する。この方法によれ
ば、アスペクト比を実質的に改善することができる。し
かし、コンタクトホール２０７に対する蓄積電極の目合
わせマージンは改善することはできないばかりでなく、
コンタクトホールを２回に分けて形成することにより、
リソグラフィ工程が１回増え、工程が長くなるという欠
点がある。
【０００８】
【発明が解決しようとする課題】上述した第１の従来例
（図３）では、蓄積電極−コンタクトホール間の目合わ
せマージンが厳しく、歩留まり高く信頼性の高い製品を
製造することが困難である。一方、第２の従来例（図
５）によれば、第１の従来例の問題点は解決することが
できるものの、コンタクトホールは例えば深さが１．２
μｍ、径が０．３μｍ程度とアスペクト比が高いため
に、二酸化シリコン膜１０８ａのカバレッジ性が悪く、
サイドウォール１０８の膜厚がばらついて制御が難しい
という問題がある。また、サイドウォールの膜厚の制御
性が悪くばらつくために、エッチバックのオーバーエッ
チング量を長めにする必要があり、そのため、図５
（ｂ）に示されるように、ソース・ドレイン領域１０３
のシリコンが掘られてしまい、ジャンクションリークを
起こすという問題があった。
（図３）では、蓄積電極−コンタクトホール間の目合わ
せマージンが厳しく、歩留まり高く信頼性の高い製品を
製造することが困難である。一方、第２の従来例（図
５）によれば、第１の従来例の問題点は解決することが
できるものの、コンタクトホールは例えば深さが１．２
μｍ、径が０．３μｍ程度とアスペクト比が高いため
に、二酸化シリコン膜１０８ａのカバレッジ性が悪く、
サイドウォール１０８の膜厚がばらついて制御が難しい
という問題がある。また、サイドウォールの膜厚の制御
性が悪くばらつくために、エッチバックのオーバーエッ
チング量を長めにする必要があり、そのため、図５
（ｂ）に示されるように、ソース・ドレイン領域１０３
のシリコンが掘られてしまい、ジャンクションリークを
起こすという問題があった。
【０００９】よって、本発明の解決すべき課題は、サイ
ドウォール形成時に基板掘れが発生しないようにすると
ともにコンタクトホールでのＣＶＤ絶縁膜のカバレッジ
性を改善してサイドウォールの膜厚の制御性を向上させ
ることである。
ドウォール形成時に基板掘れが発生しないようにすると
ともにコンタクトホールでのＣＶＤ絶縁膜のカバレッジ
性を改善してサイドウォールの膜厚の制御性を向上させ
ることである。
【００１０】
【課題を解決するための手段】上述した本発明の課題
は、コンタクトホールの途中までを埋め込む導電性プ
ラグを形成する、残りのコンタクトホールの側面に絶
縁膜からなるサイドウォールを形成する、ことにより解
決することができる。
は、コンタクトホールの途中までを埋め込む導電性プ
ラグを形成する、残りのコンタクトホールの側面に絶
縁膜からなるサイドウォールを形成する、ことにより解
決することができる。
【００１１】
【発明の実施の形態】本発明による半導体装置は、半導
体基板（１）の表面領域内または半導体基板上に形成さ
れた導電体層（３）と、前記導電体層の一部表面を露出
させるコンタクトホール（１１）が開口された、前記半
導体基板上に形成された層間絶縁膜（６、９、１０）
と、前記コンタクトホールの下側の一部を埋め込む第１
の導電膜（１２）と、前記コンタクトホールの内径を狭
めることを目的として設けられた、前記コンタクトホー
ルの残りの部分の側面を覆う絶縁膜からなるサイドウォ
ール（１３）と、前記層間絶縁膜上に形成された、前記
サイドウォールによって狭められたコンタクトホールの
部分を介して前記第１の導電膜に接続された非単結晶シ
リコンからなる第２の導電膜（１４）と、を有すること
を特徴とするものである。そして、好ましくは、前記第
１の導電膜の高さは、前記層間絶縁膜の膜厚の１／２以
上になされ、また、前記第１および第２の導電膜は、不
純物がドープされたアモルファスシリコンにより形成さ
れる。
体基板（１）の表面領域内または半導体基板上に形成さ
れた導電体層（３）と、前記導電体層の一部表面を露出
させるコンタクトホール（１１）が開口された、前記半
導体基板上に形成された層間絶縁膜（６、９、１０）
と、前記コンタクトホールの下側の一部を埋め込む第１
の導電膜（１２）と、前記コンタクトホールの内径を狭
めることを目的として設けられた、前記コンタクトホー
ルの残りの部分の側面を覆う絶縁膜からなるサイドウォ
ール（１３）と、前記層間絶縁膜上に形成された、前記
サイドウォールによって狭められたコンタクトホールの
部分を介して前記第１の導電膜に接続された非単結晶シ
リコンからなる第２の導電膜（１４）と、を有すること
を特徴とするものである。そして、好ましくは、前記第
１の導電膜の高さは、前記層間絶縁膜の膜厚の１／２以
上になされ、また、前記第１および第２の導電膜は、不
純物がドープされたアモルファスシリコンにより形成さ
れる。
【００１２】また、本発明による半導体装置の製造方法
は、 （１）半導体基板の表面領域内または半導体基板上に形
成された導電体層上に層間絶縁膜を形成し、該層間絶縁
膜を選択的にエッチング除去して前記導電体層の表面を
露出させるコンタクトホールを開孔する工程と、 （２）第１の導電膜を堆積しこれをエッチバックするこ
とにより、若しくは、第１の導電膜を選択成長させるこ
とにより、前記コンタクトホールの下側の一部を埋め込
む導電性プラグを形成する工程と、 （３）前記コンタクトホールの内径を狭めることを目的
として、絶縁膜を堆積しこれをエッチバックして、前記
コンタクトホールの前記導電性プラグにより埋め込まれ
ていない部分の側面にサイドウォールを形成する工程
と、 （４）非単結晶シリコンからなる第２の導電膜を堆積
し、該第２の導電膜を所定の形状にパターニングして、
前記サイドウォールによって狭められたコンタクトホー
ルの残りの部分を介して前記導電性プラグに接続された
導電性パターンを形成する工程と、を有するものであ
る。
は、 （１）半導体基板の表面領域内または半導体基板上に形
成された導電体層上に層間絶縁膜を形成し、該層間絶縁
膜を選択的にエッチング除去して前記導電体層の表面を
露出させるコンタクトホールを開孔する工程と、 （２）第１の導電膜を堆積しこれをエッチバックするこ
とにより、若しくは、第１の導電膜を選択成長させるこ
とにより、前記コンタクトホールの下側の一部を埋め込
む導電性プラグを形成する工程と、 （３）前記コンタクトホールの内径を狭めることを目的
として、絶縁膜を堆積しこれをエッチバックして、前記
コンタクトホールの前記導電性プラグにより埋め込まれ
ていない部分の側面にサイドウォールを形成する工程
と、 （４）非単結晶シリコンからなる第２の導電膜を堆積
し、該第２の導電膜を所定の形状にパターニングして、
前記サイドウォールによって狭められたコンタクトホー
ルの残りの部分を介して前記導電性プラグに接続された
導電性パターンを形成する工程と、を有するものであ
る。
【００１３】［作用］コンタクトホール内に埋め込まれ
た第１の導電膜の高さ分だけ、サイドウォール形成時の
コンタクト深さが浅くなるため、サイドウォールのカバ
レッジ性が向上して膜厚の制御性が改善される。また、
サイドウォールが第１の導電膜上にあるため、サイドウ
ォールのエッチバック時に基板を掘ることがなくなる。
た第１の導電膜の高さ分だけ、サイドウォール形成時の
コンタクト深さが浅くなるため、サイドウォールのカバ
レッジ性が向上して膜厚の制御性が改善される。また、
サイドウォールが第１の導電膜上にあるため、サイドウ
ォールのエッチバック時に基板を掘ることがなくなる。
【００１４】
【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。図１（ａ）は、本発明を適用した半
導体装置の一例について説明するためのＤＲＡＭの平面
図、図１（ｂ）は、図１（ａ）のＡ−Ａ′線の断面図、
図１（ｃ）は図１（ａ）のＢ−Ｂ′線の断面図である。
図１に示されるように、ｐ型シリコン基板１上に形成さ
れたフィールド酸化膜２によって分離された活性領域内
にゲート酸化膜４を介してゲート電極５が形成され、ゲ
ート電極５の両側のシリコン基板の表面領域内には、ｎ
型拡散層よりなるソース・ドレイン領域３が形成されて
おり、これによりＭＯＳＦＥＴが構成されている。そし
て、これらのＭＯＳＦＥＴおよびフィールド酸化膜２を
覆って第１のＢＰＳＧ膜６が形成されており、この第１
のＢＰＳＧ膜６には、一方のソース・ドレイン領域３の
表面を露出させるビット線コンタクトホール７が開孔さ
れており、第１のＢＰＳＧ膜６上には、ビット線コンタ
クトホール７を介して一方のソース・ドレイン領域３に
接続されたビット線８が形成されている。
て詳細に説明する。図１（ａ）は、本発明を適用した半
導体装置の一例について説明するためのＤＲＡＭの平面
図、図１（ｂ）は、図１（ａ）のＡ−Ａ′線の断面図、
図１（ｃ）は図１（ａ）のＢ−Ｂ′線の断面図である。
図１に示されるように、ｐ型シリコン基板１上に形成さ
れたフィールド酸化膜２によって分離された活性領域内
にゲート酸化膜４を介してゲート電極５が形成され、ゲ
ート電極５の両側のシリコン基板の表面領域内には、ｎ
型拡散層よりなるソース・ドレイン領域３が形成されて
おり、これによりＭＯＳＦＥＴが構成されている。そし
て、これらのＭＯＳＦＥＴおよびフィールド酸化膜２を
覆って第１のＢＰＳＧ膜６が形成されており、この第１
のＢＰＳＧ膜６には、一方のソース・ドレイン領域３の
表面を露出させるビット線コンタクトホール７が開孔さ
れており、第１のＢＰＳＧ膜６上には、ビット線コンタ
クトホール７を介して一方のソース・ドレイン領域３に
接続されたビット線８が形成されている。
【００１５】第１のＢＰＳＧ膜６上には、第２のＢＰＳ
Ｇ膜９と二酸化シリコン膜１０が形成され、これらの二
酸化シリコン膜１０、第２、第１のＢＰＳＧ膜９、６に
は、他方のソース・ドレイン領域３の表面を露出させる
コンタクトホール１１が形成されている。コンタクトホ
ール１１の全深さの半分以上はリンがドープされた第１
のアモルファスシリコン膜１２によって埋め込まれてい
る。そして、第１のアモルファスシリコン膜１２により
埋め込まれていない部分のコンタクトホール１１の側面
には二酸化シリコン膜からなるサイドウォール１３が形
成されている。二酸化シリコン膜１０上には、コンタク
トホールの一部を介して第１のアモルファスシリコン膜
１２に接続された、蓄積電極を構成する第２のアモルフ
ァスシリコン膜１４が形成されている。第２のアモルフ
ァスシリコン膜１４の表面および側面は、容量絶縁膜１
５を介してプレート電極を構成する多結晶シリコン膜１
６により覆われている。
Ｇ膜９と二酸化シリコン膜１０が形成され、これらの二
酸化シリコン膜１０、第２、第１のＢＰＳＧ膜９、６に
は、他方のソース・ドレイン領域３の表面を露出させる
コンタクトホール１１が形成されている。コンタクトホ
ール１１の全深さの半分以上はリンがドープされた第１
のアモルファスシリコン膜１２によって埋め込まれてい
る。そして、第１のアモルファスシリコン膜１２により
埋め込まれていない部分のコンタクトホール１１の側面
には二酸化シリコン膜からなるサイドウォール１３が形
成されている。二酸化シリコン膜１０上には、コンタク
トホールの一部を介して第１のアモルファスシリコン膜
１２に接続された、蓄積電極を構成する第２のアモルフ
ァスシリコン膜１４が形成されている。第２のアモルフ
ァスシリコン膜１４の表面および側面は、容量絶縁膜１
５を介してプレート電極を構成する多結晶シリコン膜１
６により覆われている。
【００１６】次に、工程順断面図である図２を参照して
このＤＲＡＭの製造方法について説明する。まず、図２
（ａ）に示されるように、ｐ型シリコン基板１の表面に
選択酸化法を用いて厚さ４００ｎｍのフィールド酸化膜
２を形成して活性領域を区画する。次に、活性領域上に
ゲート酸化膜、ゲート電極、ソース・ドレイン領域を形
成してＭＯＳＦＥＴを形成する。なお、図中にはゲート
酸化膜、ゲート電極は図示されておらず、ソース・ドレ
イン領域の一方のみが図示されている。厚さ５００ｎｍ
の第１のＢＰＳＧ膜６を堆積した後に、ビット線コンタ
クトホール７を開孔しビット線８（いずれも図示なし）
を形成する。厚さ５００ｎｍの第２のＢＰＳＧ膜９およ
び厚さ２００ｎｍの二酸化シリコン膜１０を堆積した後
に、ソース・ドレイン領域３にまで達する０．３μｍ角
程度のコンタクトホール１１を形成する。
このＤＲＡＭの製造方法について説明する。まず、図２
（ａ）に示されるように、ｐ型シリコン基板１の表面に
選択酸化法を用いて厚さ４００ｎｍのフィールド酸化膜
２を形成して活性領域を区画する。次に、活性領域上に
ゲート酸化膜、ゲート電極、ソース・ドレイン領域を形
成してＭＯＳＦＥＴを形成する。なお、図中にはゲート
酸化膜、ゲート電極は図示されておらず、ソース・ドレ
イン領域の一方のみが図示されている。厚さ５００ｎｍ
の第１のＢＰＳＧ膜６を堆積した後に、ビット線コンタ
クトホール７を開孔しビット線８（いずれも図示なし）
を形成する。厚さ５００ｎｍの第２のＢＰＳＧ膜９およ
び厚さ２００ｎｍの二酸化シリコン膜１０を堆積した後
に、ソース・ドレイン領域３にまで達する０．３μｍ角
程度のコンタクトホール１１を形成する。
【００１７】次に、図２（ｂ）に示すように、厚さ３０
０ｎｍのリンをドープしたアモルファスシリコンを堆積
した後に、反応性イオンエッチングによりエッチバック
を行い、コンタクトホール１１の深さの半ば以上を埋め
込む第１のアモルファスシリコン膜１２を形成する。第
１のアモルファスシリコン膜１２の高さは８００ｎｍ程
度が好ましい。この第１のアモルファスシリコン膜に代
え、多結晶シリコン膜やバリア金属／タングステンなど
の金属膜によってコンタクトホール内を埋め込むように
してもよい。さらに、導電膜の堆積とエッチバックとを
用いる方法に代え、選択成長によりコンタクトホール内
を埋め込むようにしてもよい。次に、図２（ｃ）に示す
ように、厚さ１００ｎｍの二酸化シリコン膜９を堆積
し、次いで、図２（ｄ）に示すように、反応性イオンエ
ッチングによりエッチバックを行いコンタクトホール１
１の側面にのみ残してサイドウォール１３を形成する。
このサイドウォールは、窒化シリコン膜を用いて形成す
るようにしてもよい。その後、リンをドープした第２の
アモルファスシリコン膜１４を５００ｎｍの厚さに堆積
し、これをパターニングして蓄積電極に加工する。この
蓄積電極は多結晶シリコンを用いて形成してもよい。そ
の後、蓄積キャパシタを形成するために容量絶縁膜とプ
レート電極となる多結晶シリコン膜（いずれも図示な
し）を堆積する。
０ｎｍのリンをドープしたアモルファスシリコンを堆積
した後に、反応性イオンエッチングによりエッチバック
を行い、コンタクトホール１１の深さの半ば以上を埋め
込む第１のアモルファスシリコン膜１２を形成する。第
１のアモルファスシリコン膜１２の高さは８００ｎｍ程
度が好ましい。この第１のアモルファスシリコン膜に代
え、多結晶シリコン膜やバリア金属／タングステンなど
の金属膜によってコンタクトホール内を埋め込むように
してもよい。さらに、導電膜の堆積とエッチバックとを
用いる方法に代え、選択成長によりコンタクトホール内
を埋め込むようにしてもよい。次に、図２（ｃ）に示す
ように、厚さ１００ｎｍの二酸化シリコン膜９を堆積
し、次いで、図２（ｄ）に示すように、反応性イオンエ
ッチングによりエッチバックを行いコンタクトホール１
１の側面にのみ残してサイドウォール１３を形成する。
このサイドウォールは、窒化シリコン膜を用いて形成す
るようにしてもよい。その後、リンをドープした第２の
アモルファスシリコン膜１４を５００ｎｍの厚さに堆積
し、これをパターニングして蓄積電極に加工する。この
蓄積電極は多結晶シリコンを用いて形成してもよい。そ
の後、蓄積キャパシタを形成するために容量絶縁膜とプ
レート電極となる多結晶シリコン膜（いずれも図示な
し）を堆積する。
【００１８】本実施例では、深さ１２００ｎｍの容量コ
ンタクトホールを高さ８００ｎｍ程度のアモルファスシ
リコン膜により埋め込んでいるので、サイドウォール形
成時のアスペクト比は４から１．３にまで改善されてい
る。そのため、二酸化シリコン膜のカバレッジ性は改善
され、サイドウォールの膜厚のばらつきを抑えることが
できた。実際、第１のアモルファスシリコン膜を埋め込
まない従来例（図５）では、サイドウォールの膜厚ばら
つきは３０％程度であったが、本発明によりこれを１０
％程度にまで改善することができた。また、従来例（図
５）では、サイドウォールの膜厚のばらつきが３０％程
度あり、エッチバックのオーバーエッチング量を長くす
る必要があるため、基板が最大で５０ｎｍ程度掘られて
いたが、本発明では基板掘れをゼロとすることができ
る。
ンタクトホールを高さ８００ｎｍ程度のアモルファスシ
リコン膜により埋め込んでいるので、サイドウォール形
成時のアスペクト比は４から１．３にまで改善されてい
る。そのため、二酸化シリコン膜のカバレッジ性は改善
され、サイドウォールの膜厚のばらつきを抑えることが
できた。実際、第１のアモルファスシリコン膜を埋め込
まない従来例（図５）では、サイドウォールの膜厚ばら
つきは３０％程度であったが、本発明によりこれを１０
％程度にまで改善することができた。また、従来例（図
５）では、サイドウォールの膜厚のばらつきが３０％程
度あり、エッチバックのオーバーエッチング量を長くす
る必要があるため、基板が最大で５０ｎｍ程度掘られて
いたが、本発明では基板掘れをゼロとすることができ
る。
【００１９】
【発明の効果】以上説明したように、本発明の半導体装
置は、コンタクトホールの一部を導電膜で埋設した後に
残りのコンタクトホールの部分にサイドウォールを形成
するものであるので、サイドウォールのカバレッジ性が
改善され、サイドウォールの膜厚のばらつきを抑えるこ
とができる。また、コンタクトホールの下側部分を導電
膜にて埋め込んだことにより、サイドウォール形成時の
基板掘れを防止することができる。
置は、コンタクトホールの一部を導電膜で埋設した後に
残りのコンタクトホールの部分にサイドウォールを形成
するものであるので、サイドウォールのカバレッジ性が
改善され、サイドウォールの膜厚のばらつきを抑えるこ
とができる。また、コンタクトホールの下側部分を導電
膜にて埋め込んだことにより、サイドウォール形成時の
基板掘れを防止することができる。
【図１】本発明の一実施例を示す平面図と断面図。
【図２】本発明の一実施例の製造方法を説明するための
工程順の断面図。
工程順の断面図。
【図３】第１の従来例の断面図。
【図４】第１の従来例の問題点を説明するための断面
図。
図。
【図５】第２の従来例の製造方法を説明するための工程
順の断面図。
順の断面図。
【図６】他の従来例の断面図。
１、１０１、２０１ ｐ型シリコン基板 ２、１０２、２０２ フィールド酸化膜 ３、１０３、２０３ ソース・ドレイン領域 ４ ゲート絶縁膜 ５ ゲート電極 ６ 第１のＢＰＳＧ膜 ７ ビット線コンタクトホール ８ ビット線 ９ 第２のＢＰＳＧ膜 １０、１３ａ、１０５、１０８ａ 二酸化シリコン膜 １１、１０６、２０７ コンタクトホール １２ 第１のアモルファスシリコン膜 １３、１０８ サイドウォール １４ 第２のアモルファスシリコン膜（蓄積電極） １５ 容量絶縁膜 １６ 多結晶シリコン膜 １０４ ＢＰＳＧ膜 １０７ アモルファスシリコン膜（蓄積電極） ２０４ 第１の二酸化シリコン膜 ２０５ 第１の多結晶シリコン膜 ２０６ 第２の二酸化シリコン膜 ２０８ 第２の多結晶シリコン膜（蓄積電極）
Claims (5)
- 【請求項１】 半導体基板の表面領域内または半導体基
板上に形成された導電体層と、前記導電体層上を覆うと
共に前記導電体層の一部表面を露出させるコンタクトホ
ールが開口された層間絶縁膜と、前記コンタクトホール
の下側の一部を埋め込む第１の導電膜と、前記コンタク
トホールの内径を狭めることを目的として設けられた、
前記コンタクトホールの残りの部分の側面を覆う絶縁膜
からなるサイドウォールと、前記層間絶縁膜上に形成さ
れた、前記サイドウォールによって狭められたコンタク
トホールの部分を介して前記第１の導電膜に接続された
非単結晶シリコンからなる第２の導電膜と、を有するこ
とを特徴とする半導体装置。 - 【請求項２】 前記導電体層がメモリセルを構成するＭ
ＯＳトランジスタのソース・ドレイン領域の一方であ
り、前記第２の導電膜が蓄積キャパシタの下部電極を構
成していることを特徴とする請求項１記載の半導体装
置。 - 【請求項３】 前記第１および第２の導電膜が、不純物
がドープされたアモルファスシリコンまたは多結晶シリ
コンにより形成されていることを特徴とする請求項１記
載の半導体装置。 - 【請求項４】 前記第１の導電膜の高さが、前記層間絶
縁膜の膜厚の１／２以上であることを特徴とする請求項
１記載の半導体装置。 - 【請求項５】 （１）半導体基板の表面領域内または半
導体基板上に形成された導電体層上に層間絶縁膜を形成
し、該層間絶縁膜を選択的にエッチング除去して前記導
電体層の表面を露出させるコンタクトホールを開孔する
工程と、 （２）第１の導電膜を堆積しこれをエッチバックするこ
とにより、若しくは、第１の導電膜を選択成長させるこ
とにより、前記コンタクトホールの下側の一部を埋め込
む導電性プラグを形成する工程と、 （３）前記コンタクトホールの内径を狭めることを目的
として、絶縁膜を堆積しこれをエッチバックして、前記
コンタクトホールの前記導電性プラグにより埋め込まれ
ていない部分の側面にサイドウォールを形成する工程
と、 （４）非単結晶シリコンからなる第２の導電膜を堆積
し、該第２の導電膜を所定の形状にパターニングして、
前記サイドウォールによって狭められたコンタクトホー
ルの部分を介して前記導電性プラグに接続された導電性
パターンを形成する工程と、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9034919A JP2943914B2 (ja) | 1997-02-19 | 1997-02-19 | 半導体装置およびその製造方法 |
| US09/019,707 US6246085B1 (en) | 1997-02-19 | 1998-02-06 | Semiconductor device having a through-hole of a two-level structure |
| KR1019980004831A KR100324632B1 (ko) | 1997-02-19 | 1998-02-17 | 2층구조의 스루홀을 갖는 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9034919A JP2943914B2 (ja) | 1997-02-19 | 1997-02-19 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10233445A JPH10233445A (ja) | 1998-09-02 |
| JP2943914B2 true JP2943914B2 (ja) | 1999-08-30 |
Family
ID=12427632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9034919A Expired - Lifetime JP2943914B2 (ja) | 1997-02-19 | 1997-02-19 | 半導体装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6246085B1 (ja) |
| JP (1) | JP2943914B2 (ja) |
| KR (1) | KR100324632B1 (ja) |
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|---|---|---|---|---|
| KR100504949B1 (ko) * | 2000-12-29 | 2005-08-04 | 주식회사 하이닉스반도체 | 커패시터의 저장 전극 형성 방법 |
| JP3875568B2 (ja) * | 2002-02-05 | 2007-01-31 | 株式会社東芝 | 半導体装置及びその製造方法 |
| KR100524801B1 (ko) * | 2002-10-05 | 2005-11-02 | 주식회사 하이닉스반도체 | 이중 도핑 프로파일을 갖는 반도체 소자의 콘택플러그형성 방법 |
| KR100522427B1 (ko) * | 2002-12-30 | 2005-10-20 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조방법 |
| KR100532437B1 (ko) | 2003-05-26 | 2005-11-30 | 삼성전자주식회사 | 반도체 메모리 소자 및 그 제조 방법 |
| JP2005050903A (ja) * | 2003-07-30 | 2005-02-24 | Toshiba Corp | 半導体装置およびその製造方法 |
| US7888798B2 (en) * | 2007-05-16 | 2011-02-15 | Samsung Electronics Co., Ltd. | Semiconductor devices including interlayer conductive contacts and methods of forming the same |
| JP2009152361A (ja) * | 2007-12-20 | 2009-07-09 | Toshiba Corp | 半導体装置およびその製造方法 |
| US20210407943A1 (en) * | 2020-06-26 | 2021-12-30 | Sandisk Technologies Llc | Bonded memory devices and methods of making the same |
| US11903218B2 (en) * | 2020-06-26 | 2024-02-13 | Sandisk Technologies Llc | Bonded memory devices and methods of making the same |
| US11538817B2 (en) | 2020-06-26 | 2022-12-27 | Sandisk Technologies Llc | Bonded memory devices and methods of making the same |
| CN114256133A (zh) * | 2020-09-21 | 2022-03-29 | 长鑫存储技术有限公司 | 半导体器件、半导体结构及其制造方法 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2741857B2 (ja) * | 1987-05-11 | 1998-04-22 | 株式会社日立製作所 | 半導体記憶装置 |
| JPH02170561A (ja) | 1988-12-23 | 1990-07-02 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP3199717B2 (ja) | 1989-09-08 | 2001-08-20 | 株式会社東芝 | 半導体装置およびその製造方法 |
| JPH0689941A (ja) | 1991-02-18 | 1994-03-29 | Sharp Corp | 半導体装置及びその製造方法 |
| JP2827728B2 (ja) * | 1992-08-03 | 1998-11-25 | 日本電気株式会社 | 半導体記憶装置およびその製造方法 |
| JPH0730077A (ja) | 1993-06-23 | 1995-01-31 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| KR950014980A (ko) * | 1993-11-19 | 1995-06-16 | 김주용 | 반도체 소자의 캐패시터 형성방법 |
| JPH07235612A (ja) * | 1994-02-23 | 1995-09-05 | Mitsubishi Electric Corp | 半導体装置のメモリセル構造 |
| JP3623834B2 (ja) | 1995-01-31 | 2005-02-23 | 富士通株式会社 | 半導体記憶装置及びその製造方法 |
| US5627094A (en) * | 1995-12-04 | 1997-05-06 | Chartered Semiconductor Manufacturing Pte, Ltd. | Stacked container capacitor using chemical mechanical polishing |
| US5633781A (en) * | 1995-12-22 | 1997-05-27 | International Business Machines Corporation | Isolated sidewall capacitor having a compound plate electrode |
| JP3689963B2 (ja) * | 1996-02-02 | 2005-08-31 | ソニー株式会社 | 半導体素子の接続孔及びその形成方法、並びに半導体素子の配線構造及び半導体素子 |
| US5789030A (en) * | 1996-03-18 | 1998-08-04 | Micron Technology, Inc. | Method for depositing doped amorphous or polycrystalline silicon on a substrate |
| US5918122A (en) * | 1997-02-11 | 1999-06-29 | Micron Technology, Inc. | Methods of forming integrated circuitry, DRAM cells and capacitors |
-
1997
- 1997-02-19 JP JP9034919A patent/JP2943914B2/ja not_active Expired - Lifetime
-
1998
- 1998-02-06 US US09/019,707 patent/US6246085B1/en not_active Expired - Lifetime
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