KR100194952B1 - 동적 디형 듀얼 모서리 트리거 플립플롭 회로 - Google Patents
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Abstract
본 발명은 적은 수의 트랜지스터를 사용하여 두 개의 클럭 신호 모서리 모두에서 동작하고, 전력 소모를 줄이며 시스템의 속도를 증가시킬 수 있는 동적 디형 듀얼 모서리 트리거 플립플롭 회로에 관한 것이다.
Description
본 발명은 초 대규모 집적 시스템의 설계에서 데이터 전달을 제어하기 위하여 사용하는 모서리 트리거 플립플롭 회로에 관한 것으로, 특히 적은 수의 트랜지스터를 사용한 동적 디형 듀얼 모서리 트리거 플립플롭 회로(Dynamic-D-type Dual Edge-Triggered Flip-flop Circuit)에 관한 것이다.
일반적으로, 디지털 시스템 설계에 사용되는 모서리 트리거 플립플롭은 두 개의 클럭신호 모서리 중에 하나의 모서리에서만 동작을 하여 출력을 변화시키는 단일 모서리 트리거 플립플롭이다. 한 주기의 클럭 신호에는 두 개의 모서리 즉, 클럭 신호가 상승 또는 하강하는 천이 지점이 있다. 두 개의 모서리 천이 중에 한 개의 천이에서는 플립플롭을 구성하는 내부 트랜지스터의 변화가 발생하지만 전체 회로는 유휴 상태에 있게 된다. 이러한 유휴 상태에서도 클럭 신호는 변하기 때문에 클럭 신호선의 전기적 부하 용량에 대한 충전 또는 방전 현상이 발생한다. 이때, 회로는 추가적인 전력을 소모하게 된다. 이것은 CMOS 회로의 전력 소비에서 정적인 전력 소모는 작으나 동적인 전력 소비가 크기 때문에 중요한 요소이다.
따라서, 이러한 문제점을 해결하기 위하여 두 개의 모서리 천이 모두에서 동작하는 플립플롭을 사용한다. 이 플립플롭을 사용한 회로의 경우 클럭 신호는 천이 하지만 유휴 상태가 발생하지 않으며 추가적인 전력 소모도 없다. 또한, 한 주기 클럭 신호에서 두 번의 데이터 입력에 대한 처리가 있기 때문에 속도 또한 증가된다. 그러나 이러한 동작을 하는 플립플롭 회로의 설계에는 부가적인 논리회로를 필요로 하기 때문에 회로가 복잡해지는 단점이 있다. 또한, 이러한 단점은 원래의 듀얼 모서리 트리거 플립플롭의 장점을 삭감시키는 원인이 된다. 그러므로 플립플롭 회로의 복잡도를 줄이면서 원하는 기능을 하도록 구현하는 동시에 듀얼 모서리 트리거 플립플롭이 가진 장점을 살릴 수 있는 회로의 구현이 요구된다.
따라서, 본 발명은 적은 수의 트랜지스터를 사용하여 두 개의 클럭 신호 모서리 모두에서 동작하고, 전력 소모를 줄이며 시스템의 속도를 증가시킬 수 있는 동적 디형 듀얼 모서리 트리거 플립플롭 회로를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 동적 디형 듀얼 모서리 트리거 플립플롭 회로는 데이터 입력 신호를 입력으로 하며 전원 단자 및 제3노드 간에 접속되는 제1PMOS 트랜지스터와, 상기 데이터 입력 신호를 입력으로 하며 제4노드 및 접지 단자간에 접속되는 제1NMOS 트랜지스터와, 클럭신호를 입력으로 하며 제2PMOS 트랜지스터 및 제2NMOS 트랜지스터의 게이트 입력에 접속되는 제1인버팅 게이트와, 상기 클럭 신호를 입력으로 하며 상기 제3노드 및 제2노드 간에 접속되는 제3PMOS 트랜지스터와, 상기 클럭 신호를 입력으로 하며 상기 제2노드 및 상기 제4노드 간에 접속되는 제3NMOS 트랜지스터와, 인버팅 된 클럭 신호를 입력으로 하며 상기 제3노드 및 제1노드 간에 접속되는 제2PMOS 트랜지스터와, 상기 인버팅 된 클럭 신호를 입력으로 하며 상기 제4노드 및 상기 제1노드간에 접속되는 제2NMOS 트랜지스터와, 상기 제2노드를 입력으로 하며 상기 전원 단자 및 제5노드 간에 접속되는 제5PMOS 트랜지스터와, 상기 제2노드를 입력으로 하며 상기 접지 단자 및 제6노드 간에 접속되는 제5NMOS 트랜지스터와, 상기 제1노드를 입력으로 하며 상기 제5노드 및 출력 단자간에 접속되는 제4PMOS 트랜지스터와, 상기 제1노드를 입력으로 하며 상기 제6노드 및 출력 단자간에 접속되는 제4NMOS 트랜지스터로 구성된 것을 특징으로 한다.
본 발명은 두 개의 클럭 신호 천이 모두에서 동작하고, 전력 소비를 줄일 수 있는 동적 디형 듀얼 트리거 플립플롭 회로를 적은 수의 트랜지스터를 사용하여 구현함으로써, 회로의 구성을 간단하게 하며, 시스템에서의 동작 속도를 증가시킬 수 있다.
첨부된 도면은 본 발명에 따른 적은 수의 트랜지스터를 사용한 동적 디형 듀얼 모서리 트리거 플립플롭의 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : 클럭 신호 입력 2 : 데이터 입력
3 : 출력 단자 4 : 전원 단자
5 : 접지 단자 11 및 12 : 제1PMOS 및 NMOS 트랜지스터
13 및 14 : 제2PMOS 및 NMOS 트랜지스터
15 및 16 : 제3PMOS 및 NMOS 트랜지스터
17 및 18 : 제4PMOS 및 NMOS 트랜지스터
19 및 20 : 제5PMOS 및 NMOS 트랜지스터
21 : 제1인버팅 게이트 22 및 23 : 제1 및 제2커패시터
31 내지 36 : 제1 내지 제6내부 노드
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
첨부된 도면은 본 발명에 따른 적은 수의 트랜지스터를 사용한 동적 디형 듀얼 모서리 트리거 플립플롭의 회로도이다.
데이터 입력 회로(2)를 입력으로 하는 제1PMOS 트랜지스터(11)는 전원 단자(4) 및 제3노드(33) 간에 접속된다. 데이터 입력 신호(2)를 입력으로는 제1NMOS 트랜지스터(12)는 제4노드(34) 및 접지 단자(5)간에 접속된다. 클럭 신호(1)를 입력으로 하는 제3PMOS 트랜지스터(15)는 제3노드(33) 및 제2노드(32) 간에 접속된다. 클럭 신호(1)를 입력으로하는 제1인버팅 게이트는 제2PMOS 트랜지스터(13) 및 제2NMOS 트랜지스터(14)의 입력단자에 접속된다. 상기 클럭 신호(1)를 입력으로 하는 제3NMOS 트랜지스터(16)는 제2노드(32) 및 제4노드(34) 간에 접속된다. 인버팅 된 클럭 신호를 입력으로 하는 제2PMOS 트랜지스터(13)는 제3노드(33) 및 제1노드(31) 간에 접속된다. 상기 인버팅 된 클럭 신호를 입력으로 하는 제2NMOS 트랜지스터(14)는 제4노드(34) 및 제1노드(31) 간에 접속된다. 제2노드(32)를 입력으로 하는 제5PMOS 트랜지스터(19)는 전원 단자(4) 및 제5노드(35) 간에 접속된다. 제2노드(32)를 입력으로 하는 제5NMOS 트랜지스터(20)는 접지 단자(5) 및 제6노드(36) 간에 접속된다. 제1노드(31)를 입력으로 하는 제4PMOS 트랜지스터(17)는 제5노드(35) 및 출력 단자(3) 간에 접속된다. 제1노드(31)를 입력으로 하는 제4NMOS 트랜지스터(18)는 제6노드(36) 및 출력 단자(3) 간에 접속되게 된다.
데이터 입력(2)은 제1PMOS 및 NMOS 트랜지스터(11 및 12)로 각각 입력되고, 클럭 신호 입력(1)은 제3PMOS 및 NMOS 트랜지스터(15 및 16)로 각각 입력되며, 인버팅 된 클럭 신호는 제2PMOS 및 NMOS 트랜지스터(13 및 14)로 입력된다.
첨부된 도면에 의거하여 상기 플립플롭의 동작을 살펴보면, 클럭 신호의 상태에 따라서 네 가지로 분류된다. 첫째, 클럭 신호가 '0'의 논리 값에서 '1'의 논리값으로 상승하는 상태, 둘째, 클럭 신호가 '1'의 논리 값으로 '0'의 논리 값으로 하강한 상태, 셋째, 클럭 신호는 '0'의 논리 값으로 유지되는 상태, 넷째, 클럭 신호가 '1' 논리 값으로 유지되는 상태이다.
첫째, 클럭 신호가 '0'의 논리 값에서 '1'의 논리 값으로 상승할 경우, 클럭 신호의 논리 값이 '0'이면 제2NMOS 트랜지스터(14) 및 제3PMOS 트랜지스터(15)가 동작하고, 클럭 신호의 논리 값이 '1'이면 제2PMOS 트랜지스터(13) 및 제3NMOS 트랜지스터(16)가 동작하기 때문에 클럭 신호가 상승함에 따라 서로 교차하여 동작한다. 이 때 데이터 입력(2)의 논리 값이 '0'이면, 노드 31 및 32의 논리 값이 '0'이 된다. 따라서, 제4 및 제5의 PMOS 트랜지스터(17 및 19)를 동작시켜 회로 출력(3)의 논리 값이 '1'로 된다.
둘째, 클럭 신호가 '1'의 논리 값에서 '0'의 논리 값으로 하강할 경우, 클럭 신호의 논리 값이 '1'이면 제2PMOS 트랜지스터(13) 및 제3NMOS 트랜지스터(16)가 동작하고, 클럭 신호의 논리 값이 '0'이면 제2NMOS(14) 트랜지스터 및 제3PMOS 트랜지스터(15)가 동작하기 때문에 클럭 신호가 하강함에 따라 서로 교차하여 동작한다. 이 때 데이터 입력(2)의 논리 값이 '0'이면, 노드 31 및 32의 논리 값이 '1'로 된다. 따라서, 제4 및 제5의 NMOS 트랜지스터(18 및 20)를 동작시켜 회로 출력의 논리 값이 '0'으로 된다. 또한, 데이터 입력(2)의 논리 값이 '1'이면, 노드 31 및 32의 논리 값이 '0'으로 된다. 제4 및 제5의 PMOS 트랜지스터(17 및 19)를 동작시켜서 회로 출력(3)의 논리 값이 '1'로 된다.
셋째, 클럭 신호가 '0'의 논리 값으로 유지되는 경우, 이 때 데이터 입력(2)의 논리 값이 '0' 또는 '1'에 관계없이 회로 출력(3)은 이전의 출력 논리 값을 그대로 유지한다.
넷째, 클럭신호가 '1'의 논리 값으로 유지되는 경우, 이 때 데이터 입력(2)의 논리 값이 '0' 또는 '1'에 관계없이 회로 출력(3)은 이전의 출력 논리 값을 그대로 유지한다.
전술한 네 가지 경우에 대한 동작을 [표 1]에 요약하였다.
상술한 바와 같이 본 발명은 적은 수의 트랜지스터를 사용하여 클럭 신호의 두 개 모서리 모두에서 동작하는 동적 디형 듀얼 모서리 트리거 플립플롭 회로를 구현하므로써, 다음과 같은 효과를 얻을 수 있다.
1. 적은 수의 트랜지스터를 사용하여 플립플롭 회로의 구현이 가능하다.
2. 클럭 신호 사용 회로에 플립플롭 회로를 사용하여 회로의 소비 전력을 줄일 수 있다.
3. 고속의 초 대규모 집적 시스템의 설계에 사용될 수 있다.
Claims (3)
- 데이터 입력 신호를 입력으로 하며 전원 단자 및 제3노드 간에 접속되는 제1PMOS 트랜지스터와, 상기 데이터 입력 신호를 입력으로 하며 제4노드 및 접지 단자간에 접속되는 제1NMOS 트랜지스터와, 클럭신호를 입력으로 하며 제3노드 및 제2노드 간에 접속되는 제3PMOS 트랜지스터와, 상기 클럭 신호를 입력으로 하며 상기 제2노드 및 상기 제4노드 간에 접속되는 제3NMOS 트랜지스터와, 인버팅 된 클럭 신호를 입력으로 하며 상기 제3노드 및 제1노드 간에 접속되는 제2PMOS 트랜지스터와, 상기 인버팅 된 클럭 신호를 입력으로 하며 상기 제4노드 및 상기 제1노드간에 접속되는 제2NMOS 트랜지스터와, 상기 제2노드를 입력으로 하며 상기 전원 단자 및 제5노드 간에 접속되는 제5PMOS 트랜지스터와, 상기 제2노드를 입력으로 하며 상기 접지 단자 및 제6노드 간에 접속되는 제5NMOS 트랜지스터와, 상기 제1노드를 입력으로 하며 상기 제5노드 및 출력 단자간에 접속되는 제4PMOS 트랜지스터와, 상기 제1노드를 입력으로 하며 상기 제6노드 및 출력 단자간에 접속되는 제4NMOS 트랜지스터로 구성된 것을 특징으로 하는 동적 디형 듀얼 모서리 트리거 플립플롭 회로.
- 제1항에 있어서, 상기 동적 디형 듀얼 모서리 트리거 플립플롭 회로는 상기 제1노드 및 접지단자 간에 접속되는 제1커패시터와, 상기 제2노드 및 접지 단자 간에 접속되는 제2커패시터를 더 포함하는 것을 특징으로 하는 동적 디형 듀얼 모서리 트리거 플립플롭 회로.
- 데이터 입력 신호를 입력으로 하며 전원 단자 및 제3노드 간에 접속되는 제1PMOS 트랜지스터와, 상기 데이터 입력 신호를 입력으로 하며 제4노드 및 접지 단자간에 접속되는 제1NMOS 트랜지스터와, 클럭 신호를 입력으로 하며 상기 제3노드 및 제2노드 간에 접속되는 제3PMOS 트랜지스터와, 상기 클럭 신호를 입력으로 하며 상기 제2노드 및 상기 제4노드 간에 접속되는 제3NMOS 트랜지스터와, 인버팅 된 클럭 신호를 입력으로 하며 상기 제3노드 및 제1노드 간에 접속되는 제2PMOS 트랜지스터와, 상기 인버팅 된 클럭 신호를 입력으로 하며 상기 제4노드 및 상기 제1노드간에 접속되는 제2NMOS 트랜지스터와, 상기 제2노드를 입력으로 하며 상기 전원 단자 및 제5노드 간에 접속되는 제5노드 간에 접속되는 제5PMOS 트랜지스터와, 상기 제2노드를 입력으로 하며 상기 접지 단자 및 제6노드 간에 접속되는 제5NMOS 트랜지스터와, 상기 제1노드를 입력으로 하며 상기 제5노드 및 출력 단자간에 접속되는 제4PMOS 트랜지스터와, 상기 제1노드를 입력으로 하며 상기 제6노드 및 출력 단자간에 접속되는 제4NMOS 트랜지스터와, 상기 제1노드 및 접지 단자 간에 접속되는 제1커패시터와, 상기 제2노드 및 접지 단자 간에 접속되는 제2커패시터로 구성된 것을 특징으로 하는 동적 디형 듀얼 모서리 트리거 플립플롭 회로.
Priority Applications (1)
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| KR1019960061512A KR100194952B1 (ko) | 1996-12-04 | 1996-12-04 | 동적 디형 듀얼 모서리 트리거 플립플롭 회로 |
Applications Claiming Priority (1)
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| KR1019960061512A KR100194952B1 (ko) | 1996-12-04 | 1996-12-04 | 동적 디형 듀얼 모서리 트리거 플립플롭 회로 |
Publications (2)
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| KR (1) | KR100194952B1 (ko) |
-
1996
- 1996-12-04 KR KR1019960061512A patent/KR100194952B1/ko not_active IP Right Cessation
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| KR19980043589A (ko) | 1998-09-05 |
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