JP3242621B2 - 結合電荷補償装置 - Google Patents
結合電荷補償装置Info
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- JP3242621B2 JP3242621B2 JP20862998A JP20862998A JP3242621B2 JP 3242621 B2 JP3242621 B2 JP 3242621B2 JP 20862998 A JP20862998 A JP 20862998A JP 20862998 A JP20862998 A JP 20862998A JP 3242621 B2 JP3242621 B2 JP 3242621B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
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- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【0001】
【産業上の利用分野】本発明は、電子回路に関する。本
発明は、詳細には、VLSIチップ上の配線間の電荷結
合の影響を低減するための集積電子回路に関する。
発明は、詳細には、VLSIチップ上の配線間の電荷結
合の影響を低減するための集積電子回路に関する。
【0002】
【従来の技術】マイクロプロセッサなどのVLSI集積
回路上で、いくつかの信号線が比較的長い距離にわたり
互いに隣り合って引き回されることがある。これは信号
が、共通の発生源と目的地とを持ったり、それらの配線
が大きなマルチ・ビット・バスの一部であったり、また
は自動ルータによって偶然に互いに隣り合って引き回さ
れたりして必要とされることがある。残念ながら、この
ような配置は、集積回路の機能を信頼性のないものにし
たり不正確にしたりする問題を引き起こす。
回路上で、いくつかの信号線が比較的長い距離にわたり
互いに隣り合って引き回されることがある。これは信号
が、共通の発生源と目的地とを持ったり、それらの配線
が大きなマルチ・ビット・バスの一部であったり、また
は自動ルータによって偶然に互いに隣り合って引き回さ
れたりして必要とされることがある。残念ながら、この
ような配置は、集積回路の機能を信頼性のないものにし
たり不正確にしたりする問題を引き起こす。
【0003】信号線の少なくとも1つ(第1の信号線)
が切り換わり(犯人:culprit)、一方他の信号の少な
くとも1つ(第2の信号線)が以前の値を維持しようと
する(被害者:victim)とき、スイッチング線の間の容
量により、第1の信号線(以下、犯人線と称する)と第
2の信号線(以下、被害者線と称する)の間で電荷が容
量的に転送されて、被害者線に「グリッチ」が引き起こ
される。この「グリッチ」によって、たとえば、被害者
線が接地電位からゲートしきい値電圧よりも高い電圧に
上昇するときに、被害者線にゲートが接続されたnチャ
ネルFET(電界効果トランジスタ)がターンオンする
障害が発生することがある。
が切り換わり(犯人:culprit)、一方他の信号の少な
くとも1つ(第2の信号線)が以前の値を維持しようと
する(被害者:victim)とき、スイッチング線の間の容
量により、第1の信号線(以下、犯人線と称する)と第
2の信号線(以下、被害者線と称する)の間で電荷が容
量的に転送されて、被害者線に「グリッチ」が引き起こ
される。この「グリッチ」によって、たとえば、被害者
線が接地電位からゲートしきい値電圧よりも高い電圧に
上昇するときに、被害者線にゲートが接続されたnチャ
ネルFET(電界効果トランジスタ)がターンオンする
障害が発生することがある。
【0004】この問題に対する1つの解決策は、信号線
間の間隔を広くすることである。これにより、配線間の
容量が減少し、犯人線から被害者線に結合される電荷の
量が減少する。しかしながら、これは、VLSI集積回
路全体の密度を低下させて集積回路のコストを高めるた
め望ましくない。
間の間隔を広くすることである。これにより、配線間の
容量が減少し、犯人線から被害者線に結合される電荷の
量が減少する。しかしながら、これは、VLSI集積回
路全体の密度を低下させて集積回路のコストを高めるた
め望ましくない。
【0005】もう1つの解決策は、被害者信号と電源の
間に接続する「バラスト」キャパシタを追加することで
ある。これは、被害者線全体の容量を大きくすることに
より、発生する「グリッチ」電圧の変化量を小さくす
る。しかしながら、これは、「グリッチ」を防ぐために
電荷を使用しなくても、被害者線が切り換わるときに被
害者線から除去しなければならない余分な電荷が「バラ
スト」キャパシタによって被害者線に課されるため、望
ましくない。
間に接続する「バラスト」キャパシタを追加することで
ある。これは、被害者線全体の容量を大きくすることに
より、発生する「グリッチ」電圧の変化量を小さくす
る。しかしながら、これは、「グリッチ」を防ぐために
電荷を使用しなくても、被害者線が切り換わるときに被
害者線から除去しなければならない余分な電荷が「バラ
スト」キャパシタによって被害者線に課されるため、望
ましくない。
【0006】
【発明が解決しようとする課題】したがって、集積回路
上の信号線間の容量性結合による「グリッジ」を低減す
る改善された方法が必要になった。この改善した「グリ
ッチ」低減方法は、線間隔を大きくする必要がなく、そ
れにより、集積回路全体の密度(それゆえコスト)に大
きな影響を及ぼさない。さらに、そのような改善した方
法は、被害者線に追加する容量の大きさを最小にし、そ
れにより、被害者線ができるだけ高速に切り換わり、回
路の処理速度を最大にすることができる。
上の信号線間の容量性結合による「グリッジ」を低減す
る改善された方法が必要になった。この改善した「グリ
ッチ」低減方法は、線間隔を大きくする必要がなく、そ
れにより、集積回路全体の密度(それゆえコスト)に大
きな影響を及ぼさない。さらに、そのような改善した方
法は、被害者線に追加する容量の大きさを最小にし、そ
れにより、被害者線ができるだけ高速に切り換わり、回
路の処理速度を最大にすることができる。
【0007】
【課題を解決するための手段】以上その他の要求は、犯
人線が切り換わるときに被害者線に電荷を積極的に転送
する本発明によって満たされる。電荷を被害者線にダン
プするために反転器とキャパシタを使用する。反転器の
入力は犯人線に接続され、犯人線がいつ切り換わるかを
検出する。一実施形態において、キャパシタは、FET
のゲートで構成される。
人線が切り換わるときに被害者線に電荷を積極的に転送
する本発明によって満たされる。電荷を被害者線にダン
プするために反転器とキャパシタを使用する。反転器の
入力は犯人線に接続され、犯人線がいつ切り換わるかを
検出する。一実施形態において、キャパシタは、FET
のゲートで構成される。
【0008】もう1つの実施形態において、第1の反転
器が、犯人線の立ち下がりエッジにきわめて迅速に応答
するように構成される。この第1の反転器の出力は、n
チャネルFETのドレインとソースに接続される。nチ
ャネルFETのゲートは、被害者線に接続される。第2
の反転器は、犯人線の立ち上がりエッジにきわめて迅速
に応答するように構成される。この第2の反転器の出力
は、pチャネルFETのドレインとソースに接続され
る。pチャネルFETのゲートは、被害者線に接続され
る。
器が、犯人線の立ち下がりエッジにきわめて迅速に応答
するように構成される。この第1の反転器の出力は、n
チャネルFETのドレインとソースに接続される。nチ
ャネルFETのゲートは、被害者線に接続される。第2
の反転器は、犯人線の立ち上がりエッジにきわめて迅速
に応答するように構成される。この第2の反転器の出力
は、pチャネルFETのドレインとソースに接続され
る。pチャネルFETのゲートは、被害者線に接続され
る。
【0009】
【実施例】図1は、犯人線102と被害者線110との
間の寄生容量と電荷補償回路とを示す。犯人線と被害者
線との間の寄生容量を、キャパシタC2 116として
示す。電荷補償回路を、枠120内に示す。pチャネル
電界効果トランジスタ(別名、PFET)M1 104
とnチャネル電界効果トランジスタ(別名、NFET)
M2 106が、入力として犯人線102を有するCM
OS反転器を構成する。M1のソースは、正の電源ライ
ンVDDに接続される。M1のゲートは、犯人線102
に接続される。M1のドレインは、中間節点112に接
続される。M2のソースは、負の電源ラインGNDに接
続される。M2のゲートは、犯人線102に接続され
る。M2のドレインは、中間節点112に接続される。
キャパシタC1 108は、中間節点112と被害者線
110の間に接続される。
間の寄生容量と電荷補償回路とを示す。犯人線と被害者
線との間の寄生容量を、キャパシタC2 116として
示す。電荷補償回路を、枠120内に示す。pチャネル
電界効果トランジスタ(別名、PFET)M1 104
とnチャネル電界効果トランジスタ(別名、NFET)
M2 106が、入力として犯人線102を有するCM
OS反転器を構成する。M1のソースは、正の電源ライ
ンVDDに接続される。M1のゲートは、犯人線102
に接続される。M1のドレインは、中間節点112に接
続される。M2のソースは、負の電源ラインGNDに接
続される。M2のゲートは、犯人線102に接続され
る。M2のドレインは、中間節点112に接続される。
キャパシタC1 108は、中間節点112と被害者線
110の間に接続される。
【0010】回路の動作を示すために、犯人線と被害者
線は両方ともGND電圧またはそれに近い電圧まで放電
されると仮定する。ここで、犯人線が、この低い状態か
ら高い状態に遷移し始めると仮定する。被害者線の電圧
が上昇するにつれて、電流が犯人線から寄生容量C2を
介して被害者線まで流れる。この電流によって、被害者
線は電荷を蓄積し、被害者線上の電圧を上昇させる。し
かしながら、犯人線の電圧が上昇するとき、トランジス
タM1がターンオフしM2がターンオンする。これによ
り、中間節点112が高い状態から低い状態に遷移す
る。中間節点112が遷移するにとき、電流が、被害者
線からキャパシタC1とトランジスタM2を介してGN
Dに流れる。この電流は、寄生容量C2を通して被害者
線上に流れた電荷の全てではないにしても、いくらかは
除去するよう働く。被害者線から除去される電荷の正確
な量は、C1の大きさに依存する。被害者線上にある電
荷の正確な量はC2に依存するため、C1について選択
される大きさは、C2と、犯人線と被害者線用の信号ド
ライバの位置と、電荷補償回路の位置とによって決ま
る。C1の大きさの通常の範囲はC2の10%〜50%
である。一実施形態において、C1は、C2の約20%
となるように選択され、電荷補償回路は、被害者線に接
続されたレシーバの近くに配置される。また、C1につ
いて選択されるサイズは、アナログ回路シミュレータを
利用して最適化することもできる。最もよく知られたア
ナログ回路シミュレータは、バークレーのカリフォルニ
ア大学によって開発され、数社から販売されているSP
ICEである。
線は両方ともGND電圧またはそれに近い電圧まで放電
されると仮定する。ここで、犯人線が、この低い状態か
ら高い状態に遷移し始めると仮定する。被害者線の電圧
が上昇するにつれて、電流が犯人線から寄生容量C2を
介して被害者線まで流れる。この電流によって、被害者
線は電荷を蓄積し、被害者線上の電圧を上昇させる。し
かしながら、犯人線の電圧が上昇するとき、トランジス
タM1がターンオフしM2がターンオンする。これによ
り、中間節点112が高い状態から低い状態に遷移す
る。中間節点112が遷移するにとき、電流が、被害者
線からキャパシタC1とトランジスタM2を介してGN
Dに流れる。この電流は、寄生容量C2を通して被害者
線上に流れた電荷の全てではないにしても、いくらかは
除去するよう働く。被害者線から除去される電荷の正確
な量は、C1の大きさに依存する。被害者線上にある電
荷の正確な量はC2に依存するため、C1について選択
される大きさは、C2と、犯人線と被害者線用の信号ド
ライバの位置と、電荷補償回路の位置とによって決ま
る。C1の大きさの通常の範囲はC2の10%〜50%
である。一実施形態において、C1は、C2の約20%
となるように選択され、電荷補償回路は、被害者線に接
続されたレシーバの近くに配置される。また、C1につ
いて選択されるサイズは、アナログ回路シミュレータを
利用して最適化することもできる。最もよく知られたア
ナログ回路シミュレータは、バークレーのカリフォルニ
ア大学によって開発され、数社から販売されているSP
ICEである。
【0011】図2は、犯人線上の立ち下がりエッジの電
荷補償を最適化するためにキャパシタとしてNFETを
使用し、犯人線上の立ち上がりエッジの電荷補償を最適
化するためにキャパシタとしてPFETを使用する電荷
補償回路を示す。犯人線202は、PFET MP1と
NFET MN1を含む第1のCMOS反転器に接続さ
れる。この第1の反転器の出力は、中間節点A、230
に接続される。PFETMP1はNFET MN1より
も幅が広く、したがって、この第1の反転器の出力節点
Aは、犯人線202が高レベルから低レベルに変化し始
めたときに低レベルから高レベルに迅速に切り換わる。
たとえば、MP1の幅は、MN1の幅の4倍である。中
間節点Aは、キャパシタとして使用されるNFET、M
C1 222のソースとドレインに接続される。MC1
のゲートは、被害者線212に接続される。犯人線の立
ち下がりエッジが発生するまで、犯人線は、高レベルで
なければならない。したがって、中間節点Aは、低レベ
ルでなければならない。最も重要な状況は、既に高レベ
ルの被害者線上の低レベルの「グリッチ」を防ぐことで
ある。NFETにMC1を選択し、MC1のゲートを被
害者線に接続することにより、MC1がチャネルを形成
し、MC1のゲートが高レベルになりソースとゲートが
低レベルになるため、MC1の容量が最大になる。(す
なわち、MC1は「オン」である)さらに、MC1のド
レインとソースのダイオードに関連した寄生容量は、中
間節点Aにのみ現れ、被害者線には生じない。
荷補償を最適化するためにキャパシタとしてNFETを
使用し、犯人線上の立ち上がりエッジの電荷補償を最適
化するためにキャパシタとしてPFETを使用する電荷
補償回路を示す。犯人線202は、PFET MP1と
NFET MN1を含む第1のCMOS反転器に接続さ
れる。この第1の反転器の出力は、中間節点A、230
に接続される。PFETMP1はNFET MN1より
も幅が広く、したがって、この第1の反転器の出力節点
Aは、犯人線202が高レベルから低レベルに変化し始
めたときに低レベルから高レベルに迅速に切り換わる。
たとえば、MP1の幅は、MN1の幅の4倍である。中
間節点Aは、キャパシタとして使用されるNFET、M
C1 222のソースとドレインに接続される。MC1
のゲートは、被害者線212に接続される。犯人線の立
ち下がりエッジが発生するまで、犯人線は、高レベルで
なければならない。したがって、中間節点Aは、低レベ
ルでなければならない。最も重要な状況は、既に高レベ
ルの被害者線上の低レベルの「グリッチ」を防ぐことで
ある。NFETにMC1を選択し、MC1のゲートを被
害者線に接続することにより、MC1がチャネルを形成
し、MC1のゲートが高レベルになりソースとゲートが
低レベルになるため、MC1の容量が最大になる。(す
なわち、MC1は「オン」である)さらに、MC1のド
レインとソースのダイオードに関連した寄生容量は、中
間節点Aにのみ現れ、被害者線には生じない。
【0012】犯人線202は、さらに、PFET MP
2、208およびNFET MN2、210を含む第2
のCMOS反転器に接続される。この第2の反転器の出
力は、中間節点B、232に接続される。NFET M
N2は、PFET MP2より幅が広く、そのため、こ
の第2の反転器の出力節点Bは、犯人線202が低レベ
ルから高レベルに変化し始めるときに、高レベルから低
レベルにきわめて迅速に切り換わる。たとえば、MN2
の幅は、MP2の3倍の幅である。中間節点Bは、キャ
パシタとして使用されるPFET、MC2、220のソ
ースとドレインに接続される。MC2のゲートは、被害
者線212に接続される。MC2は、MC1をNFET
に選択するための上記と類似の理由でPFETに選択さ
れる。一実施形態において、電荷ダンプ・キャパシタM
C1およびMC2がそれぞれ、犯人線と被害者線の間の
線間容量の約5%〜15%となるように選択された。前
と同じように、MC1とMC2の実際の大きさは、アナ
ログ回路シミュレータを利用して最適化することができ
る。
2、208およびNFET MN2、210を含む第2
のCMOS反転器に接続される。この第2の反転器の出
力は、中間節点B、232に接続される。NFET M
N2は、PFET MP2より幅が広く、そのため、こ
の第2の反転器の出力節点Bは、犯人線202が低レベ
ルから高レベルに変化し始めるときに、高レベルから低
レベルにきわめて迅速に切り換わる。たとえば、MN2
の幅は、MP2の3倍の幅である。中間節点Bは、キャ
パシタとして使用されるPFET、MC2、220のソ
ースとドレインに接続される。MC2のゲートは、被害
者線212に接続される。MC2は、MC1をNFET
に選択するための上記と類似の理由でPFETに選択さ
れる。一実施形態において、電荷ダンプ・キャパシタM
C1およびMC2がそれぞれ、犯人線と被害者線の間の
線間容量の約5%〜15%となるように選択された。前
と同じように、MC1とMC2の実際の大きさは、アナ
ログ回路シミュレータを利用して最適化することができ
る。
【0013】被害者線が切り換わるとき、電荷が犯人線
に結合される。これにより、被害者線と犯人線の役割を
逆にすることができる。したがって、一実施形態は、図
1と図2の回路をそのまま利用し、追加の回路を接続し
て、被害者線110および212から犯人線102およ
び202への結合を防ぐ。
に結合される。これにより、被害者線と犯人線の役割を
逆にすることができる。したがって、一実施形態は、図
1と図2の回路をそのまま利用し、追加の回路を接続し
て、被害者線110および212から犯人線102およ
び202への結合を防ぐ。
【0014】本出願で請求する発明は、好ましい実施形
態によって制限されず、本発明の概念および精神の範囲
内にあるその他の修正と変更を包含することを理解され
たい。たとえば、本発明は、静的な信号間での電荷結合
の補償に関して説明した。しかしながら、動的または事
前に充電されたプルダウン信号を伝える信号線上にも容
易に利用することができる。説明した実施形態は、制限
的なものではなく例示的なものとして考慮されるべきで
あり、本発明の範囲は、前述の説明よってではなく特許
請求の範囲によって示される。
態によって制限されず、本発明の概念および精神の範囲
内にあるその他の修正と変更を包含することを理解され
たい。たとえば、本発明は、静的な信号間での電荷結合
の補償に関して説明した。しかしながら、動的または事
前に充電されたプルダウン信号を伝える信号線上にも容
易に利用することができる。説明した実施形態は、制限
的なものではなく例示的なものとして考慮されるべきで
あり、本発明の範囲は、前述の説明よってではなく特許
請求の範囲によって示される。
【0015】以上、本発明の実施例について詳述した
が、以下、本発明の各実施態様の例を示す。
が、以下、本発明の各実施態様の例を示す。
【0016】[実施態様1]間に寄生容量(116)があ
る犯人線(102)と被害者線(110)と、第1の極
性を有する第1の電荷を前記犯人線に加えることにより
遷移がなされる前記犯人線が、第1の電圧レベルから第
2の電圧レベルに遷移するときを決定する遷移検出手段
(104,106)と、前記遷移検出手段(104、1
06)に応答して、前記第1の極性と反対の極性の第2
の極性を有する第2の電荷を前記被害者線にダンプする
電荷ダンプ手段と(108)と、を備えて成る電荷補償
装置。
る犯人線(102)と被害者線(110)と、第1の極
性を有する第1の電荷を前記犯人線に加えることにより
遷移がなされる前記犯人線が、第1の電圧レベルから第
2の電圧レベルに遷移するときを決定する遷移検出手段
(104,106)と、前記遷移検出手段(104、1
06)に応答して、前記第1の極性と反対の極性の第2
の極性を有する第2の電荷を前記被害者線にダンプする
電荷ダンプ手段と(108)と、を備えて成る電荷補償
装置。
【0017】[実施態様2]前記電荷ダンプ手段(10
8)が、キャパシタであることを特徴とする実施態様1
に記載の装置。
8)が、キャパシタであることを特徴とする実施態様1
に記載の装置。
【0018】[実施態様3]前記遷移検出手段(104、
106)が、CMOS反転器であることを特徴とする実
施態様2に記載の装置。
106)が、CMOS反転器であることを特徴とする実
施態様2に記載の装置。
【0019】[実施態様4]間に寄生容量(116)があ
る犯人線(102)と被害者線(110)と、第1の極
性を有する第1の電荷を前記犯人線に加えることによっ
て遷移がなされる前記犯人線が、第1の電圧レベルから
第2の電圧レベルに遷移するときを決定する遷移検出手
段(104、106)と、第2の端子と、前記被害者線
(110)に接続された第1の端子とを有する電荷ダン
プ手段と、前記遷移検出手段(104、106)に応答
して、前記第2の端子をほぼ前記第1の電圧レベルの電
源に接続する切換手段(104、106)と、を備えて
成る電荷補償装置。
る犯人線(102)と被害者線(110)と、第1の極
性を有する第1の電荷を前記犯人線に加えることによっ
て遷移がなされる前記犯人線が、第1の電圧レベルから
第2の電圧レベルに遷移するときを決定する遷移検出手
段(104、106)と、第2の端子と、前記被害者線
(110)に接続された第1の端子とを有する電荷ダン
プ手段と、前記遷移検出手段(104、106)に応答
して、前記第2の端子をほぼ前記第1の電圧レベルの電
源に接続する切換手段(104、106)と、を備えて
成る電荷補償装置。
【0020】[実施態様5]前記電荷ダンプ手段(10
8)がキャパシタであることを特徴とする実施態様4に
記載の装置。
8)がキャパシタであることを特徴とする実施態様4に
記載の装置。
【0021】[実施態様6]前記遷移検出手段(104、
106)と前記切換手段(104、106)とが、電界
効果トランジスタで構成されていることを特徴とする実
施態様5に記載の装置。
106)と前記切換手段(104、106)とが、電界
効果トランジスタで構成されていることを特徴とする実
施態様5に記載の装置。
【0022】[実施態様7]犯人線(102)と被害者線
(110)であって、第1の電圧レベルと第2の電圧レ
ベルとの間で前記犯人線が遷移するときに、前記犯人線
(102)と前記被害者線(110)の間で電荷結合を
引き起こす効果を有する寄生容量(116)を間に有す
る犯人線(102)と被害者線(110)と、入力が前
記犯人線(102)に結合され、出力(112)が電荷
ダンピング・キャパシタ(108)の第1の端子に接続
された反転器と、を備えて成り、前記電荷ダンピング・
キャパシタの第2の端子が、前記被害者線(110)に
接続され、それにより、前記反転器(104、106)
が、前記犯人線の遷移に応答して、第1の電圧レベルか
ら第2の電圧レベルに前記出力を切り換え、それによ
り、電荷ダンピング・キャパシタ(108)上の電荷を
前記被害者線(110)上に落とすことによって、前記
犯人線(102)と前記被害者線(110)との間の電
荷結合の効果を低減することを特徴とする電荷補償装
置。
(110)であって、第1の電圧レベルと第2の電圧レ
ベルとの間で前記犯人線が遷移するときに、前記犯人線
(102)と前記被害者線(110)の間で電荷結合を
引き起こす効果を有する寄生容量(116)を間に有す
る犯人線(102)と被害者線(110)と、入力が前
記犯人線(102)に結合され、出力(112)が電荷
ダンピング・キャパシタ(108)の第1の端子に接続
された反転器と、を備えて成り、前記電荷ダンピング・
キャパシタの第2の端子が、前記被害者線(110)に
接続され、それにより、前記反転器(104、106)
が、前記犯人線の遷移に応答して、第1の電圧レベルか
ら第2の電圧レベルに前記出力を切り換え、それによ
り、電荷ダンピング・キャパシタ(108)上の電荷を
前記被害者線(110)上に落とすことによって、前記
犯人線(102)と前記被害者線(110)との間の電
荷結合の効果を低減することを特徴とする電荷補償装
置。
【0023】[実施態様8]間に寄生容量を有する犯人線
(202)と被害者線(212)と、第1のドレイン
と、第1のソースと、前記被害者線(212)に接続さ
れた第1のゲートとを有するnチャネル電界効果トラン
ジスタ(NFET)で構成された第1の電荷ダンピング
・キャパシタ(222)と、前記犯人線に結合された第
1の入力と、前記第1のドレインと前記第1のソースと
に接続された第1の出力(230)とを有する第1の反
転器(204、206)と、第2のドレインと、第2の
ソースと、前記被害者線(212)に接続された第2の
ゲートとを有するpチャネル電界効果トランジスタ(P
FET)で構成された第2の電荷ダンピング・キャパシ
タ(220)と、前記犯人線(202)に結合された第
2の入力と、前記第2のドレインと前記第2のソースと
に接続された第2の出力(232)とを有する第2の反
転器(208、210)と、を備えて成る電荷補償装
置。
(202)と被害者線(212)と、第1のドレイン
と、第1のソースと、前記被害者線(212)に接続さ
れた第1のゲートとを有するnチャネル電界効果トラン
ジスタ(NFET)で構成された第1の電荷ダンピング
・キャパシタ(222)と、前記犯人線に結合された第
1の入力と、前記第1のドレインと前記第1のソースと
に接続された第1の出力(230)とを有する第1の反
転器(204、206)と、第2のドレインと、第2の
ソースと、前記被害者線(212)に接続された第2の
ゲートとを有するpチャネル電界効果トランジスタ(P
FET)で構成された第2の電荷ダンピング・キャパシ
タ(220)と、前記犯人線(202)に結合された第
2の入力と、前記第2のドレインと前記第2のソースと
に接続された第2の出力(232)とを有する第2の反
転器(208、210)と、を備えて成る電荷補償装
置。
【0024】[実施態様9]前記犯人線が第1の電圧レベ
ルと第2の電圧レベルとの間で遷移したときに、前記犯
人線(202)と前記被害者線(212)との間で第1
の極性の電荷結合を引き起こす効果を前記寄生容量が有
し、前記犯人線が、第2の電圧レベルと第1の電圧レベ
ルとの間で遷移したときに、前記犯人線(202)と前
記被害者線(212)との間で第2の極性の電荷結合を
引き起こす効果を前記寄生容量が有し、前記第1の電圧
レベルは前記第2の電圧レベルより高く、前記第2の電
圧レベルと前記第1の電圧レベルとの間の前記犯人線の
遷移に応答して前記第1の反転器(204、206)が
前記第1の出力(230)を切り換えるよりも速く、前
記第1の電圧レベルと前記第2の電圧レベルとの間の前
記犯人線の遷移に応答して前記第1の反転器(204、
206)が前記第1の出力(230)を切り換えること
を特徴とする実施態様8に記載の装置。
ルと第2の電圧レベルとの間で遷移したときに、前記犯
人線(202)と前記被害者線(212)との間で第1
の極性の電荷結合を引き起こす効果を前記寄生容量が有
し、前記犯人線が、第2の電圧レベルと第1の電圧レベ
ルとの間で遷移したときに、前記犯人線(202)と前
記被害者線(212)との間で第2の極性の電荷結合を
引き起こす効果を前記寄生容量が有し、前記第1の電圧
レベルは前記第2の電圧レベルより高く、前記第2の電
圧レベルと前記第1の電圧レベルとの間の前記犯人線の
遷移に応答して前記第1の反転器(204、206)が
前記第1の出力(230)を切り換えるよりも速く、前
記第1の電圧レベルと前記第2の電圧レベルとの間の前
記犯人線の遷移に応答して前記第1の反転器(204、
206)が前記第1の出力(230)を切り換えること
を特徴とする実施態様8に記載の装置。
【0025】[実施態様10]前記第1の電圧レベルと前
記第2の電圧レベルとの間の前記犯人線の遷移に応答し
て前記第2の反転器(208、210)が前記第2の出
力(232)を切り換えるよりも速く、前記第2の電圧
レベルと前記第1の電圧レベルとの間の前記犯人線の遷
移に応答して前記第2の反転器(208、210)が前
記第2の出力(232)を切り換えることを特徴とする
実施態様9に記載の装置。
記第2の電圧レベルとの間の前記犯人線の遷移に応答し
て前記第2の反転器(208、210)が前記第2の出
力(232)を切り換えるよりも速く、前記第2の電圧
レベルと前記第1の電圧レベルとの間の前記犯人線の遷
移に応答して前記第2の反転器(208、210)が前
記第2の出力(232)を切り換えることを特徴とする
実施態様9に記載の装置。
【0026】[実施態様11]前記第1の電圧レベルと前
記第2の電圧レベルとの間の前記犯人線の遷移に応答し
て前記第2の反転器(208、210)が前記第2の出
力(232)を切り換えるよりも速く、前記第1の電圧
レベルと前記第2の電圧レベルとの間の前記犯人線の遷
移に応答して前記第1の反転器(204,206)が前
記第1の出力(230)を切り換えることを特徴とする
実施態様10に記載の装置。
記第2の電圧レベルとの間の前記犯人線の遷移に応答し
て前記第2の反転器(208、210)が前記第2の出
力(232)を切り換えるよりも速く、前記第1の電圧
レベルと前記第2の電圧レベルとの間の前記犯人線の遷
移に応答して前記第1の反転器(204,206)が前
記第1の出力(230)を切り換えることを特徴とする
実施態様10に記載の装置。
【0027】
【発明の効果】以上説明したように、本発明を用いるこ
とにより、集積回路上の信号線間の容量性結合による
「グリッジ」を、線間隔を大きくすることなく、したが
って集積回路全体の密度(それゆえコスト)に大きな影
響を及ぼすことなく低減することができる。また、被害
者線ができるだけ高速に切り換わり、回路の処理速度を
落とすことなく低減することができる。
とにより、集積回路上の信号線間の容量性結合による
「グリッジ」を、線間隔を大きくすることなく、したが
って集積回路全体の密度(それゆえコスト)に大きな影
響を及ぼすことなく低減することができる。また、被害
者線ができるだけ高速に切り換わり、回路の処理速度を
落とすことなく低減することができる。
【図1】犯人線と被害者線との間の寄生容量と電荷補償
回路とを示す回路図である。
回路とを示す回路図である。
【図2】被害者線の立ち下がりエッジの電荷補償を最適
化するためにNFETをキャパシタとして利用し、被害
者線の立ち上がりエッジの電荷補償を最適化するために
PFETをキャパシタとして使用する電荷補償回路の概
略図である。
化するためにNFETをキャパシタとして利用し、被害
者線の立ち上がりエッジの電荷補償を最適化するために
PFETをキャパシタとして使用する電荷補償回路の概
略図である。
102:犯人線 110:被害者線 112:中間節点 116:寄生容量 120:枠 202:犯人線 204、206:反転器 208、210:反転器 212:被害者線 222:電荷ダンピング・キャパシタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェフリー・ディー・イエッター アメリカ合衆国コロラド州ラブランド ノウス・カウンティ・ロード 25イー 15863 (56)参考文献 特開 平6−69420(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 27/04 H01L 21/82 H01L 21/822 H03K 19/003
Claims (3)
- 【請求項1】間に寄生容量がある第1の信号線と第2の
信号線と、 第1の極性を有する第1の電荷を前記第1の信号線に加
えることにより遷移がなされる前記第1の信号線が、第
1の電圧レベルから第2の電圧レベルに遷移するときを
決定する遷移検出手段と、 前記遷移検出手段に応答して、前記第1の極性と反対の
極性の第2の極性を有する第2の電荷を前記第2の信号
線に送る電荷ダンプ手段と、 を備えて成る電荷補償装置。 - 【請求項2】間に寄生容量がある第1の信号線と第2の
信号線と、 第1の極性を有する第1の電荷を前記第1の信号線に加
えることによって遷移がなされる前記第1の信号線が、
第1の電圧レベルから第2の電圧レベルに遷移するとき
を決定し、第2の端子をほぼ前記第1の電圧レベルの電
源に切換え接続する遷移検出手段と、前記 第2の端子と、前記第2の信号線に接続された第1
の端子とを有する電荷ダンプ手段と、 を備えて成る電荷補償装置。 - 【請求項3】間に寄生容量を有する第1の信号線と第2
の信号線と、 第1のドレインと、第1のソースと、前記第2の信号線
に接続された第1のゲートとを有するnチャネル電界効
果トランジスタ(NFET)で構成された第1の電荷ダ
ンピング・キャパシタと、 前記第1の信号線に結合された第1の入力と、前記第1
のドレインと前記第1のソースとに接続された第1の出
力とを有する第1の反転器と、 第2のドレインと、第2のソースと、前記第2の信号線
に接続された第2のゲートとを有するpチャネル電界効
果トランジスタ(PFET)で構成された第2の電荷ダ
ンピング・キャパシタと、 前記第1の信号線に結合された第2の入力と、前記第2
のドレインと前記第2のソースとに接続された第2の出
力とを有する第2の反転器と、 を備えて成る電荷補償装置。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/893,434 US5900766A (en) | 1997-07-11 | 1997-07-11 | Coupling charge compensation device for VLSI circuits |
US893,434 | 1997-07-11 |
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Publication Number | Publication Date |
---|---|
JPH1174463A JPH1174463A (ja) | 1999-03-16 |
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---|---|---|---|
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AU3066400A (en) | 1999-01-22 | 2000-08-07 | Multigig Limited | Electronic circuitry |
US7764130B2 (en) | 1999-01-22 | 2010-07-27 | Multigig Inc. | Electronic circuitry |
JP2000286388A (ja) * | 1999-03-30 | 2000-10-13 | Advantest Corp | 半導体デバイス |
WO2001067603A1 (en) * | 2000-03-10 | 2001-09-13 | Multigig Limited | Electronic pulse generator and oscillator |
AU2001256482A1 (en) * | 2000-05-11 | 2001-11-26 | Multigig Limited | Electronic pulse generator and oscillator |
US6407574B1 (en) * | 2000-09-26 | 2002-06-18 | International Business Machines Corporation | Method and system for utilizing hostile-switching neighbors to improve interconnect speed for high performance processors |
US20030048123A1 (en) * | 2001-08-29 | 2003-03-13 | Sun Microsystems, Inc. | Integrated circuit and method of adjusting capacitance of a node of an integrated circuit |
US7058907B2 (en) | 2003-04-09 | 2006-06-06 | Magma Design Automation, Inc. | Reduction of cross-talk noise in VLSI circuits |
CN100375389C (zh) * | 2003-05-12 | 2008-03-12 | 皇家飞利浦电子股份有限公司 | 对抗寄生耦合的箝位电路 |
US7200821B2 (en) * | 2004-06-07 | 2007-04-03 | Hewlett-Packard Development Company, L.P. | Receiver and method for mitigating temporary logic transitions |
US7209065B2 (en) | 2004-07-27 | 2007-04-24 | Multigig, Inc. | Rotary flash ADC |
US7337419B2 (en) * | 2004-07-29 | 2008-02-26 | Stmicroelectronics, Inc. | Crosstalk noise reduction circuit and method |
US7370300B2 (en) * | 2004-11-09 | 2008-05-06 | Hewlett-Packard Development Company, L.P. | Systems and methods of simulating signal coupling |
DE112006003542B4 (de) | 2005-12-27 | 2016-08-04 | Analog Devices Inc. | Analog-Digital-Umsetzersystem mit Drehtakt-Flash und Verfahren |
EP1826766B1 (en) * | 2006-02-28 | 2009-09-30 | STMicroelectronics S.r.l. | Circuit and method for generating a controlled current and suppressing disturbance thereof |
WO2008121857A1 (en) | 2007-03-29 | 2008-10-09 | Multigig Inc. | Wave reversing system and method for a rotary traveling wave oscillator |
US10312922B2 (en) | 2016-10-07 | 2019-06-04 | Analog Devices, Inc. | Apparatus and methods for rotary traveling wave oscillators |
US10277233B2 (en) | 2016-10-07 | 2019-04-30 | Analog Devices, Inc. | Apparatus and methods for frequency tuning of rotary traveling wave oscillators |
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US11264949B2 (en) | 2020-06-10 | 2022-03-01 | Analog Devices International Unlimited Company | Apparatus and methods for rotary traveling wave oscillators |
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US5774405A (en) * | 1996-03-28 | 1998-06-30 | Mitsubishi Denki Kabushiki Kaisha | Dynamic random access memory having an internal circuit using a boosted potential |
-
1997
- 1997-07-11 US US08/893,434 patent/US5900766A/en not_active Expired - Fee Related
-
1998
- 1998-03-09 EP EP98104191A patent/EP0891045B1/en not_active Expired - Lifetime
- 1998-03-09 DE DE69803637T patent/DE69803637T2/de not_active Expired - Lifetime
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DE69803637T2 (de) | 2002-06-13 |
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