JP3242621B2 - 結合電荷補償装置 - Google Patents
結合電荷補償装置Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
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- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、電子回路に関する。本
発明は、詳細には、ＶＬＳＩチップ上の配線間の電荷結
合の影響を低減するための集積電子回路に関する。
発明は、詳細には、ＶＬＳＩチップ上の配線間の電荷結
合の影響を低減するための集積電子回路に関する。
【０００２】
【従来の技術】マイクロプロセッサなどのＶＬＳＩ集積
回路上で、いくつかの信号線が比較的長い距離にわたり
互いに隣り合って引き回されることがある。これは信号
が、共通の発生源と目的地とを持ったり、それらの配線
が大きなマルチ・ビット・バスの一部であったり、また
は自動ルータによって偶然に互いに隣り合って引き回さ
れたりして必要とされることがある。残念ながら、この
ような配置は、集積回路の機能を信頼性のないものにし
たり不正確にしたりする問題を引き起こす。
回路上で、いくつかの信号線が比較的長い距離にわたり
互いに隣り合って引き回されることがある。これは信号
が、共通の発生源と目的地とを持ったり、それらの配線
が大きなマルチ・ビット・バスの一部であったり、また
は自動ルータによって偶然に互いに隣り合って引き回さ
れたりして必要とされることがある。残念ながら、この
ような配置は、集積回路の機能を信頼性のないものにし
たり不正確にしたりする問題を引き起こす。
【０００３】信号線の少なくとも１つ（第1の信号線）
が切り換わり（犯人：culprit）、一方他の信号の少な
くとも１つ（第２の信号線）が以前の値を維持しようと
する（被害者:victim）とき、スイッチング線の間の容
量により、第１の信号線（以下、犯人線と称する）と第
２の信号線（以下、被害者線と称する）の間で電荷が容
量的に転送されて、被害者線に「グリッチ」が引き起こ
される。この「グリッチ」によって、たとえば、被害者
線が接地電位からゲートしきい値電圧よりも高い電圧に
上昇するときに、被害者線にゲートが接続されたｎチャ
ネルＦＥＴ（電界効果トランジスタ）がターンオンする
障害が発生することがある。
が切り換わり（犯人：culprit）、一方他の信号の少な
くとも１つ（第２の信号線）が以前の値を維持しようと
する（被害者:victim）とき、スイッチング線の間の容
量により、第１の信号線（以下、犯人線と称する）と第
２の信号線（以下、被害者線と称する）の間で電荷が容
量的に転送されて、被害者線に「グリッチ」が引き起こ
される。この「グリッチ」によって、たとえば、被害者
線が接地電位からゲートしきい値電圧よりも高い電圧に
上昇するときに、被害者線にゲートが接続されたｎチャ
ネルＦＥＴ（電界効果トランジスタ）がターンオンする
障害が発生することがある。
【０００４】この問題に対する１つの解決策は、信号線
間の間隔を広くすることである。これにより、配線間の
容量が減少し、犯人線から被害者線に結合される電荷の
量が減少する。しかしながら、これは、ＶＬＳＩ集積回
路全体の密度を低下させて集積回路のコストを高めるた
め望ましくない。
間の間隔を広くすることである。これにより、配線間の
容量が減少し、犯人線から被害者線に結合される電荷の
量が減少する。しかしながら、これは、ＶＬＳＩ集積回
路全体の密度を低下させて集積回路のコストを高めるた
め望ましくない。
【０００５】もう１つの解決策は、被害者信号と電源の
間に接続する「バラスト」キャパシタを追加することで
ある。これは、被害者線全体の容量を大きくすることに
より、発生する「グリッチ」電圧の変化量を小さくす
る。しかしながら、これは、「グリッチ」を防ぐために
電荷を使用しなくても、被害者線が切り換わるときに被
害者線から除去しなければならない余分な電荷が「バラ
スト」キャパシタによって被害者線に課されるため、望
ましくない。
間に接続する「バラスト」キャパシタを追加することで
ある。これは、被害者線全体の容量を大きくすることに
より、発生する「グリッチ」電圧の変化量を小さくす
る。しかしながら、これは、「グリッチ」を防ぐために
電荷を使用しなくても、被害者線が切り換わるときに被
害者線から除去しなければならない余分な電荷が「バラ
スト」キャパシタによって被害者線に課されるため、望
ましくない。
【０００６】
【発明が解決しようとする課題】したがって、集積回路
上の信号線間の容量性結合による「グリッジ」を低減す
る改善された方法が必要になった。この改善した「グリ
ッチ」低減方法は、線間隔を大きくする必要がなく、そ
れにより、集積回路全体の密度（それゆえコスト）に大
きな影響を及ぼさない。さらに、そのような改善した方
法は、被害者線に追加する容量の大きさを最小にし、そ
れにより、被害者線ができるだけ高速に切り換わり、回
路の処理速度を最大にすることができる。
上の信号線間の容量性結合による「グリッジ」を低減す
る改善された方法が必要になった。この改善した「グリ
ッチ」低減方法は、線間隔を大きくする必要がなく、そ
れにより、集積回路全体の密度（それゆえコスト）に大
きな影響を及ぼさない。さらに、そのような改善した方
法は、被害者線に追加する容量の大きさを最小にし、そ
れにより、被害者線ができるだけ高速に切り換わり、回
路の処理速度を最大にすることができる。
【０００７】
【課題を解決するための手段】以上その他の要求は、犯
人線が切り換わるときに被害者線に電荷を積極的に転送
する本発明によって満たされる。電荷を被害者線にダン
プするために反転器とキャパシタを使用する。反転器の
入力は犯人線に接続され、犯人線がいつ切り換わるかを
検出する。一実施形態において、キャパシタは、ＦＥＴ
のゲートで構成される。
人線が切り換わるときに被害者線に電荷を積極的に転送
する本発明によって満たされる。電荷を被害者線にダン
プするために反転器とキャパシタを使用する。反転器の
入力は犯人線に接続され、犯人線がいつ切り換わるかを
検出する。一実施形態において、キャパシタは、ＦＥＴ
のゲートで構成される。
【０００８】もう１つの実施形態において、第１の反転
器が、犯人線の立ち下がりエッジにきわめて迅速に応答
するように構成される。この第１の反転器の出力は、ｎ
チャネルＦＥＴのドレインとソースに接続される。ｎチ
ャネルＦＥＴのゲートは、被害者線に接続される。第２
の反転器は、犯人線の立ち上がりエッジにきわめて迅速
に応答するように構成される。この第２の反転器の出力
は、ｐチャネルＦＥＴのドレインとソースに接続され
る。ｐチャネルＦＥＴのゲートは、被害者線に接続され
る。
器が、犯人線の立ち下がりエッジにきわめて迅速に応答
するように構成される。この第１の反転器の出力は、ｎ
チャネルＦＥＴのドレインとソースに接続される。ｎチ
ャネルＦＥＴのゲートは、被害者線に接続される。第２
の反転器は、犯人線の立ち上がりエッジにきわめて迅速
に応答するように構成される。この第２の反転器の出力
は、ｐチャネルＦＥＴのドレインとソースに接続され
る。ｐチャネルＦＥＴのゲートは、被害者線に接続され
る。
【０００９】
【実施例】図１は、犯人線１０２と被害者線１１０との
間の寄生容量と電荷補償回路とを示す。犯人線と被害者
線との間の寄生容量を、キャパシタＣ２ １１６として
示す。電荷補償回路を、枠１２０内に示す。ｐチャネル
電界効果トランジスタ（別名、ＰＦＥＴ）Ｍ１ １０４
とｎチャネル電界効果トランジスタ（別名、ＮＦＥＴ）
Ｍ２ １０６が、入力として犯人線１０２を有するＣＭ
ＯＳ反転器を構成する。Ｍ１のソースは、正の電源ライ
ンＶＤＤに接続される。Ｍ１のゲートは、犯人線１０２
に接続される。Ｍ１のドレインは、中間節点１１２に接
続される。Ｍ２のソースは、負の電源ラインＧＮＤに接
続される。Ｍ２のゲートは、犯人線１０２に接続され
る。Ｍ２のドレインは、中間節点１１２に接続される。
キャパシタＣ１ １０８は、中間節点１１２と被害者線
１１０の間に接続される。
間の寄生容量と電荷補償回路とを示す。犯人線と被害者
線との間の寄生容量を、キャパシタＣ２ １１６として
示す。電荷補償回路を、枠１２０内に示す。ｐチャネル
電界効果トランジスタ（別名、ＰＦＥＴ）Ｍ１ １０４
とｎチャネル電界効果トランジスタ（別名、ＮＦＥＴ）
Ｍ２ １０６が、入力として犯人線１０２を有するＣＭ
ＯＳ反転器を構成する。Ｍ１のソースは、正の電源ライ
ンＶＤＤに接続される。Ｍ１のゲートは、犯人線１０２
に接続される。Ｍ１のドレインは、中間節点１１２に接
続される。Ｍ２のソースは、負の電源ラインＧＮＤに接
続される。Ｍ２のゲートは、犯人線１０２に接続され
る。Ｍ２のドレインは、中間節点１１２に接続される。
キャパシタＣ１ １０８は、中間節点１１２と被害者線
１１０の間に接続される。
【００１０】回路の動作を示すために、犯人線と被害者
線は両方ともＧＮＤ電圧またはそれに近い電圧まで放電
されると仮定する。ここで、犯人線が、この低い状態か
ら高い状態に遷移し始めると仮定する。被害者線の電圧
が上昇するにつれて、電流が犯人線から寄生容量Ｃ２を
介して被害者線まで流れる。この電流によって、被害者
線は電荷を蓄積し、被害者線上の電圧を上昇させる。し
かしながら、犯人線の電圧が上昇するとき、トランジス
タＭ１がターンオフしＭ２がターンオンする。これによ
り、中間節点１１２が高い状態から低い状態に遷移す
る。中間節点１１２が遷移するにとき、電流が、被害者
線からキャパシタＣ１とトランジスタＭ２を介してＧＮ
Ｄに流れる。この電流は、寄生容量Ｃ２を通して被害者
線上に流れた電荷の全てではないにしても、いくらかは
除去するよう働く。被害者線から除去される電荷の正確
な量は、Ｃ１の大きさに依存する。被害者線上にある電
荷の正確な量はＣ２に依存するため、Ｃ１について選択
される大きさは、Ｃ２と、犯人線と被害者線用の信号ド
ライバの位置と、電荷補償回路の位置とによって決ま
る。Ｃ１の大きさの通常の範囲はＣ２の１０％〜５０％
である。一実施形態において、Ｃ１は、Ｃ２の約２０％
となるように選択され、電荷補償回路は、被害者線に接
続されたレシーバの近くに配置される。また、Ｃ１につ
いて選択されるサイズは、アナログ回路シミュレータを
利用して最適化することもできる。最もよく知られたア
ナログ回路シミュレータは、バークレーのカリフォルニ
ア大学によって開発され、数社から販売されているＳＰ
ＩＣＥである。
線は両方ともＧＮＤ電圧またはそれに近い電圧まで放電
されると仮定する。ここで、犯人線が、この低い状態か
ら高い状態に遷移し始めると仮定する。被害者線の電圧
が上昇するにつれて、電流が犯人線から寄生容量Ｃ２を
介して被害者線まで流れる。この電流によって、被害者
線は電荷を蓄積し、被害者線上の電圧を上昇させる。し
かしながら、犯人線の電圧が上昇するとき、トランジス
タＭ１がターンオフしＭ２がターンオンする。これによ
り、中間節点１１２が高い状態から低い状態に遷移す
る。中間節点１１２が遷移するにとき、電流が、被害者
線からキャパシタＣ１とトランジスタＭ２を介してＧＮ
Ｄに流れる。この電流は、寄生容量Ｃ２を通して被害者
線上に流れた電荷の全てではないにしても、いくらかは
除去するよう働く。被害者線から除去される電荷の正確
な量は、Ｃ１の大きさに依存する。被害者線上にある電
荷の正確な量はＣ２に依存するため、Ｃ１について選択
される大きさは、Ｃ２と、犯人線と被害者線用の信号ド
ライバの位置と、電荷補償回路の位置とによって決ま
る。Ｃ１の大きさの通常の範囲はＣ２の１０％〜５０％
である。一実施形態において、Ｃ１は、Ｃ２の約２０％
となるように選択され、電荷補償回路は、被害者線に接
続されたレシーバの近くに配置される。また、Ｃ１につ
いて選択されるサイズは、アナログ回路シミュレータを
利用して最適化することもできる。最もよく知られたア
ナログ回路シミュレータは、バークレーのカリフォルニ
ア大学によって開発され、数社から販売されているＳＰ
ＩＣＥである。
【００１１】図２は、犯人線上の立ち下がりエッジの電
荷補償を最適化するためにキャパシタとしてＮＦＥＴを
使用し、犯人線上の立ち上がりエッジの電荷補償を最適
化するためにキャパシタとしてＰＦＥＴを使用する電荷
補償回路を示す。犯人線２０２は、ＰＦＥＴ ＭＰ１と
ＮＦＥＴ ＭＮ１を含む第１のＣＭＯＳ反転器に接続さ
れる。この第１の反転器の出力は、中間節点Ａ、２３０
に接続される。ＰＦＥＴＭＰ１はＮＦＥＴ ＭＮ１より
も幅が広く、したがって、この第１の反転器の出力節点
Ａは、犯人線２０２が高レベルから低レベルに変化し始
めたときに低レベルから高レベルに迅速に切り換わる。
たとえば、ＭＰ１の幅は、ＭＮ１の幅の４倍である。中
間節点Ａは、キャパシタとして使用されるＮＦＥＴ、Ｍ
Ｃ１ ２２２のソースとドレインに接続される。ＭＣ１
のゲートは、被害者線２１２に接続される。犯人線の立
ち下がりエッジが発生するまで、犯人線は、高レベルで
なければならない。したがって、中間節点Ａは、低レベ
ルでなければならない。最も重要な状況は、既に高レベ
ルの被害者線上の低レベルの「グリッチ」を防ぐことで
ある。ＮＦＥＴにＭＣ１を選択し、ＭＣ１のゲートを被
害者線に接続することにより、ＭＣ１がチャネルを形成
し、ＭＣ１のゲートが高レベルになりソースとゲートが
低レベルになるため、ＭＣ１の容量が最大になる。（す
なわち、ＭＣ１は「オン」である）さらに、ＭＣ１のド
レインとソースのダイオードに関連した寄生容量は、中
間節点Ａにのみ現れ、被害者線には生じない。
荷補償を最適化するためにキャパシタとしてＮＦＥＴを
使用し、犯人線上の立ち上がりエッジの電荷補償を最適
化するためにキャパシタとしてＰＦＥＴを使用する電荷
補償回路を示す。犯人線２０２は、ＰＦＥＴ ＭＰ１と
ＮＦＥＴ ＭＮ１を含む第１のＣＭＯＳ反転器に接続さ
れる。この第１の反転器の出力は、中間節点Ａ、２３０
に接続される。ＰＦＥＴＭＰ１はＮＦＥＴ ＭＮ１より
も幅が広く、したがって、この第１の反転器の出力節点
Ａは、犯人線２０２が高レベルから低レベルに変化し始
めたときに低レベルから高レベルに迅速に切り換わる。
たとえば、ＭＰ１の幅は、ＭＮ１の幅の４倍である。中
間節点Ａは、キャパシタとして使用されるＮＦＥＴ、Ｍ
Ｃ１ ２２２のソースとドレインに接続される。ＭＣ１
のゲートは、被害者線２１２に接続される。犯人線の立
ち下がりエッジが発生するまで、犯人線は、高レベルで
なければならない。したがって、中間節点Ａは、低レベ
ルでなければならない。最も重要な状況は、既に高レベ
ルの被害者線上の低レベルの「グリッチ」を防ぐことで
ある。ＮＦＥＴにＭＣ１を選択し、ＭＣ１のゲートを被
害者線に接続することにより、ＭＣ１がチャネルを形成
し、ＭＣ１のゲートが高レベルになりソースとゲートが
低レベルになるため、ＭＣ１の容量が最大になる。（す
なわち、ＭＣ１は「オン」である）さらに、ＭＣ１のド
レインとソースのダイオードに関連した寄生容量は、中
間節点Ａにのみ現れ、被害者線には生じない。
【００１２】犯人線２０２は、さらに、ＰＦＥＴ ＭＰ
２、２０８およびＮＦＥＴ ＭＮ２、２１０を含む第２
のＣＭＯＳ反転器に接続される。この第２の反転器の出
力は、中間節点Ｂ、２３２に接続される。ＮＦＥＴ Ｍ
Ｎ２は、ＰＦＥＴ ＭＰ２より幅が広く、そのため、こ
の第２の反転器の出力節点Ｂは、犯人線２０２が低レベ
ルから高レベルに変化し始めるときに、高レベルから低
レベルにきわめて迅速に切り換わる。たとえば、ＭＮ２
の幅は、ＭＰ２の３倍の幅である。中間節点Ｂは、キャ
パシタとして使用されるＰＦＥＴ、ＭＣ２、２２０のソ
ースとドレインに接続される。ＭＣ２のゲートは、被害
者線２１２に接続される。ＭＣ２は、ＭＣ１をＮＦＥＴ
に選択するための上記と類似の理由でＰＦＥＴに選択さ
れる。一実施形態において、電荷ダンプ・キャパシタＭ
Ｃ１およびＭＣ２がそれぞれ、犯人線と被害者線の間の
線間容量の約５％〜１５％となるように選択された。前
と同じように、ＭＣ１とＭＣ２の実際の大きさは、アナ
ログ回路シミュレータを利用して最適化することができ
る。
２、２０８およびＮＦＥＴ ＭＮ２、２１０を含む第２
のＣＭＯＳ反転器に接続される。この第２の反転器の出
力は、中間節点Ｂ、２３２に接続される。ＮＦＥＴ Ｍ
Ｎ２は、ＰＦＥＴ ＭＰ２より幅が広く、そのため、こ
の第２の反転器の出力節点Ｂは、犯人線２０２が低レベ
ルから高レベルに変化し始めるときに、高レベルから低
レベルにきわめて迅速に切り換わる。たとえば、ＭＮ２
の幅は、ＭＰ２の３倍の幅である。中間節点Ｂは、キャ
パシタとして使用されるＰＦＥＴ、ＭＣ２、２２０のソ
ースとドレインに接続される。ＭＣ２のゲートは、被害
者線２１２に接続される。ＭＣ２は、ＭＣ１をＮＦＥＴ
に選択するための上記と類似の理由でＰＦＥＴに選択さ
れる。一実施形態において、電荷ダンプ・キャパシタＭ
Ｃ１およびＭＣ２がそれぞれ、犯人線と被害者線の間の
線間容量の約５％〜１５％となるように選択された。前
と同じように、ＭＣ１とＭＣ２の実際の大きさは、アナ
ログ回路シミュレータを利用して最適化することができ
る。
【００１３】被害者線が切り換わるとき、電荷が犯人線
に結合される。これにより、被害者線と犯人線の役割を
逆にすることができる。したがって、一実施形態は、図
１と図２の回路をそのまま利用し、追加の回路を接続し
て、被害者線１１０および２１２から犯人線１０２およ
び２０２への結合を防ぐ。
に結合される。これにより、被害者線と犯人線の役割を
逆にすることができる。したがって、一実施形態は、図
１と図２の回路をそのまま利用し、追加の回路を接続し
て、被害者線１１０および２１２から犯人線１０２およ
び２０２への結合を防ぐ。
【００１４】本出願で請求する発明は、好ましい実施形
態によって制限されず、本発明の概念および精神の範囲
内にあるその他の修正と変更を包含することを理解され
たい。たとえば、本発明は、静的な信号間での電荷結合
の補償に関して説明した。しかしながら、動的または事
前に充電されたプルダウン信号を伝える信号線上にも容
易に利用することができる。説明した実施形態は、制限
的なものではなく例示的なものとして考慮されるべきで
あり、本発明の範囲は、前述の説明よってではなく特許
請求の範囲によって示される。
態によって制限されず、本発明の概念および精神の範囲
内にあるその他の修正と変更を包含することを理解され
たい。たとえば、本発明は、静的な信号間での電荷結合
の補償に関して説明した。しかしながら、動的または事
前に充電されたプルダウン信号を伝える信号線上にも容
易に利用することができる。説明した実施形態は、制限
的なものではなく例示的なものとして考慮されるべきで
あり、本発明の範囲は、前述の説明よってではなく特許
請求の範囲によって示される。
【００１５】以上、本発明の実施例について詳述した
が、以下、本発明の各実施態様の例を示す。
が、以下、本発明の各実施態様の例を示す。
【００１６】[実施態様１]間に寄生容量（１１６）があ
る犯人線（１０２）と被害者線（１１０）と、第１の極
性を有する第１の電荷を前記犯人線に加えることにより
遷移がなされる前記犯人線が、第１の電圧レベルから第
２の電圧レベルに遷移するときを決定する遷移検出手段
（１０４，１０６）と、前記遷移検出手段（１０４、１
０６）に応答して、前記第１の極性と反対の極性の第２
の極性を有する第２の電荷を前記被害者線にダンプする
電荷ダンプ手段と（１０８）と、を備えて成る電荷補償
装置。
る犯人線（１０２）と被害者線（１１０）と、第１の極
性を有する第１の電荷を前記犯人線に加えることにより
遷移がなされる前記犯人線が、第１の電圧レベルから第
２の電圧レベルに遷移するときを決定する遷移検出手段
（１０４，１０６）と、前記遷移検出手段（１０４、１
０６）に応答して、前記第１の極性と反対の極性の第２
の極性を有する第２の電荷を前記被害者線にダンプする
電荷ダンプ手段と（１０８）と、を備えて成る電荷補償
装置。
【００１７】[実施態様２]前記電荷ダンプ手段（１０
８）が、キャパシタであることを特徴とする実施態様１
に記載の装置。
８）が、キャパシタであることを特徴とする実施態様１
に記載の装置。
【００１８】[実施態様３]前記遷移検出手段（１０４、
１０６）が、ＣＭＯＳ反転器であることを特徴とする実
施態様２に記載の装置。
１０６）が、ＣＭＯＳ反転器であることを特徴とする実
施態様２に記載の装置。
【００１９】[実施態様４]間に寄生容量（１１６）があ
る犯人線（１０２）と被害者線（１１０）と、第１の極
性を有する第１の電荷を前記犯人線に加えることによっ
て遷移がなされる前記犯人線が、第１の電圧レベルから
第２の電圧レベルに遷移するときを決定する遷移検出手
段（１０４、１０６）と、第２の端子と、前記被害者線
（１１０）に接続された第１の端子とを有する電荷ダン
プ手段と、前記遷移検出手段（１０４、１０６）に応答
して、前記第２の端子をほぼ前記第１の電圧レベルの電
源に接続する切換手段（１０４、１０６）と、を備えて
成る電荷補償装置。
る犯人線（１０２）と被害者線（１１０）と、第１の極
性を有する第１の電荷を前記犯人線に加えることによっ
て遷移がなされる前記犯人線が、第１の電圧レベルから
第２の電圧レベルに遷移するときを決定する遷移検出手
段（１０４、１０６）と、第２の端子と、前記被害者線
（１１０）に接続された第１の端子とを有する電荷ダン
プ手段と、前記遷移検出手段（１０４、１０６）に応答
して、前記第２の端子をほぼ前記第１の電圧レベルの電
源に接続する切換手段（１０４、１０６）と、を備えて
成る電荷補償装置。
【００２０】[実施態様５]前記電荷ダンプ手段（１０
８）がキャパシタであることを特徴とする実施態様４に
記載の装置。
８）がキャパシタであることを特徴とする実施態様４に
記載の装置。
【００２１】[実施態様６]前記遷移検出手段（１０４、
１０６）と前記切換手段（１０４、１０６）とが、電界
効果トランジスタで構成されていることを特徴とする実
施態様５に記載の装置。
１０６）と前記切換手段（１０４、１０６）とが、電界
効果トランジスタで構成されていることを特徴とする実
施態様５に記載の装置。
【００２２】[実施態様７]犯人線（１０２）と被害者線
（１１０）であって、第１の電圧レベルと第２の電圧レ
ベルとの間で前記犯人線が遷移するときに、前記犯人線
（１０２）と前記被害者線（１１０）の間で電荷結合を
引き起こす効果を有する寄生容量（１１６）を間に有す
る犯人線（１０２）と被害者線（１１０）と、入力が前
記犯人線（１０２）に結合され、出力（１１２）が電荷
ダンピング・キャパシタ（１０８）の第１の端子に接続
された反転器と、を備えて成り、前記電荷ダンピング・
キャパシタの第２の端子が、前記被害者線（１１０）に
接続され、それにより、前記反転器（１０４、１０６）
が、前記犯人線の遷移に応答して、第１の電圧レベルか
ら第２の電圧レベルに前記出力を切り換え、それによ
り、電荷ダンピング・キャパシタ（１０８）上の電荷を
前記被害者線（１１０）上に落とすことによって、前記
犯人線（１０２）と前記被害者線（１１０）との間の電
荷結合の効果を低減することを特徴とする電荷補償装
置。
（１１０）であって、第１の電圧レベルと第２の電圧レ
ベルとの間で前記犯人線が遷移するときに、前記犯人線
（１０２）と前記被害者線（１１０）の間で電荷結合を
引き起こす効果を有する寄生容量（１１６）を間に有す
る犯人線（１０２）と被害者線（１１０）と、入力が前
記犯人線（１０２）に結合され、出力（１１２）が電荷
ダンピング・キャパシタ（１０８）の第１の端子に接続
された反転器と、を備えて成り、前記電荷ダンピング・
キャパシタの第２の端子が、前記被害者線（１１０）に
接続され、それにより、前記反転器（１０４、１０６）
が、前記犯人線の遷移に応答して、第１の電圧レベルか
ら第２の電圧レベルに前記出力を切り換え、それによ
り、電荷ダンピング・キャパシタ（１０８）上の電荷を
前記被害者線（１１０）上に落とすことによって、前記
犯人線（１０２）と前記被害者線（１１０）との間の電
荷結合の効果を低減することを特徴とする電荷補償装
置。
【００２３】[実施態様８]間に寄生容量を有する犯人線
（２０２）と被害者線（２１２）と、第１のドレイン
と、第１のソースと、前記被害者線（２１２）に接続さ
れた第１のゲートとを有するｎチャネル電界効果トラン
ジスタ（ＮＦＥＴ）で構成された第１の電荷ダンピング
・キャパシタ（２２２）と、前記犯人線に結合された第
１の入力と、前記第１のドレインと前記第１のソースと
に接続された第１の出力（２３０）とを有する第１の反
転器（２０４、２０６）と、第２のドレインと、第２の
ソースと、前記被害者線（２１２）に接続された第２の
ゲートとを有するｐチャネル電界効果トランジスタ（Ｐ
ＦＥＴ）で構成された第２の電荷ダンピング・キャパシ
タ（２２０）と、前記犯人線（２０２）に結合された第
２の入力と、前記第２のドレインと前記第２のソースと
に接続された第２の出力（２３２）とを有する第２の反
転器（２０８、２１０）と、を備えて成る電荷補償装
置。
（２０２）と被害者線（２１２）と、第１のドレイン
と、第１のソースと、前記被害者線（２１２）に接続さ
れた第１のゲートとを有するｎチャネル電界効果トラン
ジスタ（ＮＦＥＴ）で構成された第１の電荷ダンピング
・キャパシタ（２２２）と、前記犯人線に結合された第
１の入力と、前記第１のドレインと前記第１のソースと
に接続された第１の出力（２３０）とを有する第１の反
転器（２０４、２０６）と、第２のドレインと、第２の
ソースと、前記被害者線（２１２）に接続された第２の
ゲートとを有するｐチャネル電界効果トランジスタ（Ｐ
ＦＥＴ）で構成された第２の電荷ダンピング・キャパシ
タ（２２０）と、前記犯人線（２０２）に結合された第
２の入力と、前記第２のドレインと前記第２のソースと
に接続された第２の出力（２３２）とを有する第２の反
転器（２０８、２１０）と、を備えて成る電荷補償装
置。
【００２４】[実施態様９]前記犯人線が第１の電圧レベ
ルと第２の電圧レベルとの間で遷移したときに、前記犯
人線（２０２）と前記被害者線（２１２）との間で第１
の極性の電荷結合を引き起こす効果を前記寄生容量が有
し、前記犯人線が、第２の電圧レベルと第１の電圧レベ
ルとの間で遷移したときに、前記犯人線（２０２）と前
記被害者線（２１２）との間で第２の極性の電荷結合を
引き起こす効果を前記寄生容量が有し、前記第１の電圧
レベルは前記第２の電圧レベルより高く、前記第２の電
圧レベルと前記第１の電圧レベルとの間の前記犯人線の
遷移に応答して前記第１の反転器（２０４、２０６）が
前記第１の出力（２３０）を切り換えるよりも速く、前
記第１の電圧レベルと前記第２の電圧レベルとの間の前
記犯人線の遷移に応答して前記第１の反転器（２０４、
２０６）が前記第１の出力（２３０）を切り換えること
を特徴とする実施態様８に記載の装置。
ルと第２の電圧レベルとの間で遷移したときに、前記犯
人線（２０２）と前記被害者線（２１２）との間で第１
の極性の電荷結合を引き起こす効果を前記寄生容量が有
し、前記犯人線が、第２の電圧レベルと第１の電圧レベ
ルとの間で遷移したときに、前記犯人線（２０２）と前
記被害者線（２１２）との間で第２の極性の電荷結合を
引き起こす効果を前記寄生容量が有し、前記第１の電圧
レベルは前記第２の電圧レベルより高く、前記第２の電
圧レベルと前記第１の電圧レベルとの間の前記犯人線の
遷移に応答して前記第１の反転器（２０４、２０６）が
前記第１の出力（２３０）を切り換えるよりも速く、前
記第１の電圧レベルと前記第２の電圧レベルとの間の前
記犯人線の遷移に応答して前記第１の反転器（２０４、
２０６）が前記第１の出力（２３０）を切り換えること
を特徴とする実施態様８に記載の装置。
【００２５】[実施態様１０]前記第１の電圧レベルと前
記第２の電圧レベルとの間の前記犯人線の遷移に応答し
て前記第２の反転器（２０８、２１０）が前記第２の出
力（２３２）を切り換えるよりも速く、前記第２の電圧
レベルと前記第１の電圧レベルとの間の前記犯人線の遷
移に応答して前記第２の反転器（２０８、２１０）が前
記第２の出力（２３２）を切り換えることを特徴とする
実施態様９に記載の装置。
記第２の電圧レベルとの間の前記犯人線の遷移に応答し
て前記第２の反転器（２０８、２１０）が前記第２の出
力（２３２）を切り換えるよりも速く、前記第２の電圧
レベルと前記第１の電圧レベルとの間の前記犯人線の遷
移に応答して前記第２の反転器（２０８、２１０）が前
記第２の出力（２３２）を切り換えることを特徴とする
実施態様９に記載の装置。
【００２６】[実施態様１１]前記第１の電圧レベルと前
記第２の電圧レベルとの間の前記犯人線の遷移に応答し
て前記第２の反転器（２０８、２１０）が前記第２の出
力（２３２）を切り換えるよりも速く、前記第１の電圧
レベルと前記第２の電圧レベルとの間の前記犯人線の遷
移に応答して前記第１の反転器（２０４，２０６）が前
記第１の出力（２３０）を切り換えることを特徴とする
実施態様１０に記載の装置。
記第２の電圧レベルとの間の前記犯人線の遷移に応答し
て前記第２の反転器（２０８、２１０）が前記第２の出
力（２３２）を切り換えるよりも速く、前記第１の電圧
レベルと前記第２の電圧レベルとの間の前記犯人線の遷
移に応答して前記第１の反転器（２０４，２０６）が前
記第１の出力（２３０）を切り換えることを特徴とする
実施態様１０に記載の装置。
【００２７】
【発明の効果】以上説明したように、本発明を用いるこ
とにより、集積回路上の信号線間の容量性結合による
「グリッジ」を、線間隔を大きくすることなく、したが
って集積回路全体の密度（それゆえコスト）に大きな影
響を及ぼすことなく低減することができる。また、被害
者線ができるだけ高速に切り換わり、回路の処理速度を
落とすことなく低減することができる。
とにより、集積回路上の信号線間の容量性結合による
「グリッジ」を、線間隔を大きくすることなく、したが
って集積回路全体の密度（それゆえコスト）に大きな影
響を及ぼすことなく低減することができる。また、被害
者線ができるだけ高速に切り換わり、回路の処理速度を
落とすことなく低減することができる。
【図１】犯人線と被害者線との間の寄生容量と電荷補償
回路とを示す回路図である。
回路とを示す回路図である。
【図２】被害者線の立ち下がりエッジの電荷補償を最適
化するためにＮＦＥＴをキャパシタとして利用し、被害
者線の立ち上がりエッジの電荷補償を最適化するために
ＰＦＥＴをキャパシタとして使用する電荷補償回路の概
略図である。
化するためにＮＦＥＴをキャパシタとして利用し、被害
者線の立ち上がりエッジの電荷補償を最適化するために
ＰＦＥＴをキャパシタとして使用する電荷補償回路の概
略図である。
１０２：犯人線 １１０：被害者線 １１２：中間節点 １１６：寄生容量 １２０：枠 ２０２：犯人線 ２０４、２０６：反転器 ２０８、２１０：反転器 ２１２：被害者線 ２２２：電荷ダンピング・キャパシタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェフリー・ディー・イエッター アメリカ合衆国コロラド州ラブランド ノウス・カウンティ・ロード 25イー 15863 (56)参考文献 特開 平６−69420（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01L 21/82 H01L 21/822 H03K 19/003
Claims (3)
- 【請求項１】間に寄生容量がある第１の信号線と第２の
信号線と、 第１の極性を有する第１の電荷を前記第１の信号線に加
えることにより遷移がなされる前記第１の信号線が、第
１の電圧レベルから第２の電圧レベルに遷移するときを
決定する遷移検出手段と、 前記遷移検出手段に応答して、前記第１の極性と反対の
極性の第２の極性を有する第２の電荷を前記第２の信号
線に送る電荷ダンプ手段と、 を備えて成る電荷補償装置。 - 【請求項２】間に寄生容量がある第１の信号線と第２の
信号線と、 第１の極性を有する第１の電荷を前記第１の信号線に加
えることによって遷移がなされる前記第１の信号線が、
第１の電圧レベルから第２の電圧レベルに遷移するとき
を決定し、第２の端子をほぼ前記第１の電圧レベルの電
源に切換え接続する遷移検出手段と、前記 第２の端子と、前記第２の信号線に接続された第１
の端子とを有する電荷ダンプ手段と、 を備えて成る電荷補償装置。 - 【請求項３】間に寄生容量を有する第１の信号線と第２
の信号線と、 第１のドレインと、第１のソースと、前記第２の信号線
に接続された第１のゲートとを有するｎチャネル電界効
果トランジスタ（ＮＦＥＴ）で構成された第１の電荷ダ
ンピング・キャパシタと、 前記第１の信号線に結合された第１の入力と、前記第１
のドレインと前記第１のソースとに接続された第１の出
力とを有する第１の反転器と、 第２のドレインと、第２のソースと、前記第２の信号線
に接続された第２のゲートとを有するｐチャネル電界効
果トランジスタ（ＰＦＥＴ）で構成された第２の電荷ダ
ンピング・キャパシタと、 前記第１の信号線に結合された第２の入力と、前記第２
のドレインと前記第２のソースとに接続された第２の出
力とを有する第２の反転器と、 を備えて成る電荷補償装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/893,434 US5900766A (en) | 1997-07-11 | 1997-07-11 | Coupling charge compensation device for VLSI circuits |
| US893,434 | 1997-07-11 |
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| Publication Number | Publication Date |
|---|---|
| JPH1174463A JPH1174463A (ja) | 1999-03-16 |
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|---|---|
| US (1) | US5900766A (ja) |
| EP (1) | EP0891045B1 (ja) |
| JP (1) | JP3242621B2 (ja) |
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|---|---|---|---|---|
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| AU3066400A (en) | 1999-01-22 | 2000-08-07 | Multigig Limited | Electronic circuitry |
| US7764130B2 (en) | 1999-01-22 | 2010-07-27 | Multigig Inc. | Electronic circuitry |
| JP2000286388A (ja) * | 1999-03-30 | 2000-10-13 | Advantest Corp | 半導体デバイス |
| WO2001067603A1 (en) * | 2000-03-10 | 2001-09-13 | Multigig Limited | Electronic pulse generator and oscillator |
| AU2001256482A1 (en) * | 2000-05-11 | 2001-11-26 | Multigig Limited | Electronic pulse generator and oscillator |
| US6407574B1 (en) * | 2000-09-26 | 2002-06-18 | International Business Machines Corporation | Method and system for utilizing hostile-switching neighbors to improve interconnect speed for high performance processors |
| US20030048123A1 (en) * | 2001-08-29 | 2003-03-13 | Sun Microsystems, Inc. | Integrated circuit and method of adjusting capacitance of a node of an integrated circuit |
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| CN100375389C (zh) * | 2003-05-12 | 2008-03-12 | 皇家飞利浦电子股份有限公司 | 对抗寄生耦合的箝位电路 |
| US7200821B2 (en) * | 2004-06-07 | 2007-04-03 | Hewlett-Packard Development Company, L.P. | Receiver and method for mitigating temporary logic transitions |
| US7209065B2 (en) | 2004-07-27 | 2007-04-24 | Multigig, Inc. | Rotary flash ADC |
| US7337419B2 (en) * | 2004-07-29 | 2008-02-26 | Stmicroelectronics, Inc. | Crosstalk noise reduction circuit and method |
| US7370300B2 (en) * | 2004-11-09 | 2008-05-06 | Hewlett-Packard Development Company, L.P. | Systems and methods of simulating signal coupling |
| DE112006003542B4 (de) | 2005-12-27 | 2016-08-04 | Analog Devices Inc. | Analog-Digital-Umsetzersystem mit Drehtakt-Flash und Verfahren |
| EP1826766B1 (en) * | 2006-02-28 | 2009-09-30 | STMicroelectronics S.r.l. | Circuit and method for generating a controlled current and suppressing disturbance thereof |
| WO2008121857A1 (en) | 2007-03-29 | 2008-10-09 | Multigig Inc. | Wave reversing system and method for a rotary traveling wave oscillator |
| US10312922B2 (en) | 2016-10-07 | 2019-06-04 | Analog Devices, Inc. | Apparatus and methods for rotary traveling wave oscillators |
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| US5091661A (en) * | 1990-09-24 | 1992-02-25 | Altera Corporation | Methods and apparatus for reducing coupling noise in programmable logic devices |
| US5774405A (en) * | 1996-03-28 | 1998-06-30 | Mitsubishi Denki Kabushiki Kaisha | Dynamic random access memory having an internal circuit using a boosted potential |
-
1997
- 1997-07-11 US US08/893,434 patent/US5900766A/en not_active Expired - Fee Related
-
1998
- 1998-03-09 EP EP98104191A patent/EP0891045B1/en not_active Expired - Lifetime
- 1998-03-09 DE DE69803637T patent/DE69803637T2/de not_active Expired - Lifetime
- 1998-07-08 JP JP20862998A patent/JP3242621B2/ja not_active Expired - Fee Related
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| JPH1174463A (ja) | 1999-03-16 |
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