JPH0575040A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0575040A JPH0575040A JP3234752A JP23475291A JPH0575040A JP H0575040 A JPH0575040 A JP H0575040A JP 3234752 A JP3234752 A JP 3234752A JP 23475291 A JP23475291 A JP 23475291A JP H0575040 A JPH0575040 A JP H0575040A
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Abstract
(57)【要約】
【目的】後段回路との電圧を調整するための出力回路を
有する半導体集積回路装置に関し、入出力部分の消費電
力の低減、遅延防止を図ることを目的とする。 【構成】デプレッション型化合物半導体電界効果トラン
ジスタ４のゲートをインバータ７の出力部に接続し、ソ
ースを最終出力端Ｓ1 に接続してソースホロワの出力ト
ランジスタＴ1 とするとともに、エンハンスメント型化
合物半導体電界効果トランジスタ６のソースとドレイン
を短絡して保護ダイオードＤ1 とした第１の出力回路２
ａと、エンハンスメント型化合物半導体電界効果トラン
ジスタ６のゲートをインバータ７の出力部に接続し、ソ
ースを最終出力端Ｓ2 に接続してソースホロワの出力ト
ランジスタＴ2 とするとともに、デプレッション型化合
物半導体電界効果トランジスタ４のソースとドレインを
短絡して保護ダイオードＤ2 とした出力回路２ｂとを含
み構成する。
有する半導体集積回路装置に関し、入出力部分の消費電
力の低減、遅延防止を図ることを目的とする。 【構成】デプレッション型化合物半導体電界効果トラン
ジスタ４のゲートをインバータ７の出力部に接続し、ソ
ースを最終出力端Ｓ1 に接続してソースホロワの出力ト
ランジスタＴ1 とするとともに、エンハンスメント型化
合物半導体電界効果トランジスタ６のソースとドレイン
を短絡して保護ダイオードＤ1 とした第１の出力回路２
ａと、エンハンスメント型化合物半導体電界効果トラン
ジスタ６のゲートをインバータ７の出力部に接続し、ソ
ースを最終出力端Ｓ2 に接続してソースホロワの出力ト
ランジスタＴ2 とするとともに、デプレッション型化合
物半導体電界効果トランジスタ４のソースとドレインを
短絡して保護ダイオードＤ2 とした出力回路２ｂとを含
み構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、より詳しくは、後段回路との電圧を調整するため
の出力回路を有する半導体集積回路装置に関する。
関し、より詳しくは、後段回路との電圧を調整するため
の出力回路を有する半導体集積回路装置に関する。
【０００２】
【従来の技術】低消費電力で高速動作が可能なGaAs素子
を使用した半導体集積回路が多く用いられるようにな
り、図４(a) に示すように、出力回路４１の出力側にＥ
ＣＬシリコン半導体集積回路４３を接続することが行わ
れている。
を使用した半導体集積回路が多く用いられるようにな
り、図４(a) に示すように、出力回路４１の出力側にＥ
ＣＬシリコン半導体集積回路４３を接続することが行わ
れている。
【０００３】このため、GaAs半導体集積回路４１の出力
回路４４は、図４(b) に示すようにＥＣＬレベルコンパ
チブル（emitter coupled logic interface level comp
atible) の出力電圧レベルをもった構成になされてい
る。
回路４４は、図４(b) に示すようにＥＣＬレベルコンパ
チブル（emitter coupled logic interface level comp
atible) の出力電圧レベルをもった構成になされてい
る。
【０００４】その出力回路４４は、ソース・ゲートを短
絡したデプレッション型GaAsＦＥＴ４５とエンハンスメ
ント型GaAsＦＥＴ４６とを直列に接続してなるインバー
タ４７と、エンハンスメント型GaAsＦＥＴよりなる出力
トランジスタ４８と、デプレッション型GaAsＦＥＴのソ
ースとドレインを短絡したショットキー接合保護ダイオ
ード４９により構成されている。
絡したデプレッション型GaAsＦＥＴ４５とエンハンスメ
ント型GaAsＦＥＴ４６とを直列に接続してなるインバー
タ４７と、エンハンスメント型GaAsＦＥＴよりなる出力
トランジスタ４８と、デプレッション型GaAsＦＥＴのソ
ースとドレインを短絡したショットキー接合保護ダイオ
ード４９により構成されている。
【０００５】また、出力トランジスタ４８のゲートはイ
ンバータ４７の出力部に接続される一方、そのソースに
繋がる外部の終端抵抗５０の他端には例えば−２Ｖの終
端電圧が印加されており、出力トランジスタ４８のソー
スと終端抵抗５０の間にある出力端子５１から次段のＥ
ＣＬシリコン半導体集積回路４３に信号を出力するよう
になっている。
ンバータ４７の出力部に接続される一方、そのソースに
繋がる外部の終端抵抗５０の他端には例えば−２Ｖの終
端電圧が印加されており、出力トランジスタ４８のソー
スと終端抵抗５０の間にある出力端子５１から次段のＥ
ＣＬシリコン半導体集積回路４３に信号を出力するよう
になっている。
【０００６】
【発明が解決しようとする課題】ところで、上記した出
力回路４４を、図４(a) に示すように他のGaAs半導体集
積回路４２の内部ゲート４２ａに接続する場合がある
が、内部ゲート４２ａの電圧レベルはＥＣＬレベルコン
パチブル電圧よりも＋側にずれている。
力回路４４を、図４(a) に示すように他のGaAs半導体集
積回路４２の内部ゲート４２ａに接続する場合がある
が、内部ゲート４２ａの電圧レベルはＥＣＬレベルコン
パチブル電圧よりも＋側にずれている。
【０００７】このため、図４(a) に示すように内部ゲー
ト４２ａの前段に入力バッファ回路４２ｂを介在させて
入力電圧を調整してもよいが、入力バッファ回路４２ｂ
により消費電力が増加し、しかも動作時間に遅延が生じ
るといった問題がある。
ト４２ａの前段に入力バッファ回路４２ｂを介在させて
入力電圧を調整してもよいが、入力バッファ回路４２ｂ
により消費電力が増加し、しかも動作時間に遅延が生じ
るといった問題がある。
【０００８】これに対して、終端抵抗５０に印加する終
端電圧をGaAs素子に用いられる電源電圧−１．２Ｖ程度
の大きな値にすることも考えられる。これによれば出力
回路４４の出力パルス信号の低レベルは上昇するが、そ
の高レベルは、出力トランジスタ４８となるエンハンス
メント型GaAsＦＥＴの特性により低下してしまい、現実
的でない。
端電圧をGaAs素子に用いられる電源電圧−１．２Ｖ程度
の大きな値にすることも考えられる。これによれば出力
回路４４の出力パルス信号の低レベルは上昇するが、そ
の高レベルは、出力トランジスタ４８となるエンハンス
メント型GaAsＦＥＴの特性により低下してしまい、現実
的でない。
【０００９】本発明はこのような問題に鑑みてなされた
ものであって、入出力部分の消費電力の低減、遅延防止
が図れる半導体集積回路装置を提供することを目的とす
る。
ものであって、入出力部分の消費電力の低減、遅延防止
が図れる半導体集積回路装置を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】上記した課題は、図１、
２に例示するように、第１のデプレッション型化合物半
導体電界効果トランジスタ３と第１のエンハンスメント
型化合物半導体電界効果トランジスタ５を直列接続して
なるインバータ７と、第２のデプレッション型化合物半
導体電界効果トランジスタ４と、第２のエンハンスメン
ト型化合物半導体電界効果トランジスタ６により構成さ
れる出力回路を複数有する半導体装置において、前記第
２のデプレッション型化合物半導体電界効果トランジス
タ４のゲートを前記インバータ７の出力部に接続し、ソ
ースを最終出力端Ｓ1 に接続してソースホロワの出力ト
ランジスタＴ1 とするとともに、前記第２のエンハンス
メント型化合物半導体電界効果トランジスタ６のソース
とドレインを短絡して保護ダイオードＤ1 とした第１の
出力回路２ａと、前記第２のエンハンスメント型化合物
半導体電界効果トランジスタ６のゲートを前記インバー
タ７の出力部に接続し、ソースを最終出力端Ｓ2 に接続
してソースホロワの出力トランジスタＴ2 とするととも
に、前記第２のデプレッション型化合物半導体電界効果
トランジスタ４のソースとドレインを短絡して保護ダイ
オードＤ2 とした第２の出力回路２ｂとを有することを
特徴とする半導体集積回路装置によって達成する。
２に例示するように、第１のデプレッション型化合物半
導体電界効果トランジスタ３と第１のエンハンスメント
型化合物半導体電界効果トランジスタ５を直列接続して
なるインバータ７と、第２のデプレッション型化合物半
導体電界効果トランジスタ４と、第２のエンハンスメン
ト型化合物半導体電界効果トランジスタ６により構成さ
れる出力回路を複数有する半導体装置において、前記第
２のデプレッション型化合物半導体電界効果トランジス
タ４のゲートを前記インバータ７の出力部に接続し、ソ
ースを最終出力端Ｓ1 に接続してソースホロワの出力ト
ランジスタＴ1 とするとともに、前記第２のエンハンス
メント型化合物半導体電界効果トランジスタ６のソース
とドレインを短絡して保護ダイオードＤ1 とした第１の
出力回路２ａと、前記第２のエンハンスメント型化合物
半導体電界効果トランジスタ６のゲートを前記インバー
タ７の出力部に接続し、ソースを最終出力端Ｓ2 に接続
してソースホロワの出力トランジスタＴ2 とするととも
に、前記第２のデプレッション型化合物半導体電界効果
トランジスタ４のソースとドレインを短絡して保護ダイ
オードＤ2 とした第２の出力回路２ｂとを有することを
特徴とする半導体集積回路装置によって達成する。
【００１１】
【作 用】本発明によれば、出力回路２ａ，２ｂに含ま
れるデプレッション型化合物半導体電界効果トランジス
タ４とエンハンスメント型化合物半導体電界効果トラン
ジスタ６の配線接続を変えて、いずれか一方をソースホ
ロワの出力トランジスタＴに用い、他方を保護ダイオー
ドＤに用いている。
れるデプレッション型化合物半導体電界効果トランジス
タ４とエンハンスメント型化合物半導体電界効果トラン
ジスタ６の配線接続を変えて、いずれか一方をソースホ
ロワの出力トランジスタＴに用い、他方を保護ダイオー
ドＤに用いている。
【００１２】この場合、同じゲート電圧が各出力トラン
ジスタＴ1 ，Ｔ2 に印加されても、ソース・ドレイン電
流は、デプレッション型のものの方がエンハンスメント
型のものよりも大きくなる。
ジスタＴ1 ，Ｔ2 に印加されても、ソース・ドレイン電
流は、デプレッション型のものの方がエンハンスメント
型のものよりも大きくなる。
【００１３】このため、出力トランジスタＴ1 ，Ｔ2 の
ＯＮ時には、そのソースに直列に接続される外部の終端
抵抗にかかる出力電圧はデプレッション型のものの方が
高くなり、出力回路２ａの出力信号の高レベルの電圧を
部品を変更せずに上昇させることが可能になるので、配
線接続を変えるだけで出力電圧の異なる２種の回路が構
成される。また、出力信号の低レベルの電圧を上げる場
合には、出力トランジスタのソース側の終端電圧を大き
くすればよい。
ＯＮ時には、そのソースに直列に接続される外部の終端
抵抗にかかる出力電圧はデプレッション型のものの方が
高くなり、出力回路２ａの出力信号の高レベルの電圧を
部品を変更せずに上昇させることが可能になるので、配
線接続を変えるだけで出力電圧の異なる２種の回路が構
成される。また、出力信号の低レベルの電圧を上げる場
合には、出力トランジスタのソース側の終端電圧を大き
くすればよい。
【００１４】したがって、電源電圧の異なる２種の次段
回路とインターフェースでき、次段の半導体集積回路の
入力バッファ回路が不要となり、入力バッファ回路に起
因する消費電力の低減や遅延時間の削減が図れる。
回路とインターフェースでき、次段の半導体集積回路の
入力バッファ回路が不要となり、入力バッファ回路に起
因する消費電力の低減や遅延時間の削減が図れる。
【００１５】
【実施例】そこで、以下に本発明の実施例を図面に基づ
いて説明する。図１は、本発明の一実施例装置の接続状
態を示す概要構成図、図２は、本発明の一実施例装置の
出力回路である。
いて説明する。図１は、本発明の一実施例装置の接続状
態を示す概要構成図、図２は、本発明の一実施例装置の
出力回路である。
【００１６】図において符号１は、出力段に複数の出力
回路２ａ，２ｂを有するGaAs半導体集積回路で、その出
力回路２ａ，２ｂは図２(a),(b) に示すように２つのデ
プレッション型GaAsＦＥＴ３，４と２つのエンハンスメ
ント型GaAsＦＥＴ５，６を有し、その最終出力端Ｓ1，
Ｓ2 には終端抵抗Ｒが接続されている。
回路２ａ，２ｂを有するGaAs半導体集積回路で、その出
力回路２ａ，２ｂは図２(a),(b) に示すように２つのデ
プレッション型GaAsＦＥＴ３，４と２つのエンハンスメ
ント型GaAsＦＥＴ５，６を有し、その最終出力端Ｓ1，
Ｓ2 には終端抵抗Ｒが接続されている。
【００１７】第１のデプレッション型ＦＥＴ３のドレイ
ンは接地（GND)され、そのゲートとソースは第１のエン
ハンスメント型GaAsＦＥＴ５のドレインに接続され、こ
れらによりインバータ７が構成されており、エンハンス
メント型GaAsＦＥＴ５のゲートがその入力部となり、ド
レインが出力部を担うことになる。また、そのエンハン
スメント型GaAsＦＥＴ５のドレインには低い電圧、例え
ば−２Ｖが印加され、これによりインバータ７の出力電
圧の高レベルが設定される。
ンは接地（GND)され、そのゲートとソースは第１のエン
ハンスメント型GaAsＦＥＴ５のドレインに接続され、こ
れらによりインバータ７が構成されており、エンハンス
メント型GaAsＦＥＴ５のゲートがその入力部となり、ド
レインが出力部を担うことになる。また、そのエンハン
スメント型GaAsＦＥＴ５のドレインには低い電圧、例え
ば−２Ｖが印加され、これによりインバータ７の出力電
圧の高レベルが設定される。
【００１８】また、第２のデプレッション型GaAsＦＥＴ
４、第２のエンハンスメント型GaAsＦＥＴ６の配線接続
は、出力回路２ａ，２ｂの出力端に接続される回路がGa
As論理ゲート回路１０の場合と、ＥＣＬ回路１１の場合
とで異なる。
４、第２のエンハンスメント型GaAsＦＥＴ６の配線接続
は、出力回路２ａ，２ｂの出力端に接続される回路がGa
As論理ゲート回路１０の場合と、ＥＣＬ回路１１の場合
とで異なる。
【００１９】まず、GaAs論理回路１０に接続される第１
の出力回路２ａは、図２(a) に示すようにデプレッショ
ン型GaAsＦＥＴ４がソースホロワ出力トランジスタＴ1
として使用されている。そのゲートはインバータ７の出
力部に接続され、ドレインは接地され、さらに、ソース
は、出力回路２ａの最終出力端Ｓ1 に接続され、そこに
繋がる終端抵抗Ｒの他端には低い終端電圧、例えばGaAs
論理ゲート１０用の電源電圧−１．２Ｖが印加される。
の出力回路２ａは、図２(a) に示すようにデプレッショ
ン型GaAsＦＥＴ４がソースホロワ出力トランジスタＴ1
として使用されている。そのゲートはインバータ７の出
力部に接続され、ドレインは接地され、さらに、ソース
は、出力回路２ａの最終出力端Ｓ1 に接続され、そこに
繋がる終端抵抗Ｒの他端には低い終端電圧、例えばGaAs
論理ゲート１０用の電源電圧−１．２Ｖが印加される。
【００２０】また、残りのエンハンスメント型GaAsＦＥ
Ｔ６は、そのソースとドレインが接地され、ゲートが最
終出力端Ｓ1 に接続されており、これによりショットキ
ー接合の保護ダイオードＤ1 が構成される。
Ｔ６は、そのソースとドレインが接地され、ゲートが最
終出力端Ｓ1 に接続されており、これによりショットキ
ー接合の保護ダイオードＤ1 が構成される。
【００２１】これに対して、ＥＣＬ回路１１に接続され
る第２の出力回路２ｂは従来の回路と同様な構成とな
り、図２(b) に示すように、エンハンスメント型GaAsＦ
ＥＴ６が出力トランジスタＴ2 として使用され、デプレ
ッション型GaAsＦＥＴ４が保護ダイオードＤ2 として用
いられる。
る第２の出力回路２ｂは従来の回路と同様な構成とな
り、図２(b) に示すように、エンハンスメント型GaAsＦ
ＥＴ６が出力トランジスタＴ2 として使用され、デプレ
ッション型GaAsＦＥＴ４が保護ダイオードＤ2 として用
いられる。
【００２２】そして、そのエンハンスメント型GaAsＦＥ
Ｔ６においては、ゲートがインバータ７の出力部に、ソ
ースが最終出力端Ｓ2 にそれぞれ接続され、また、ドレ
インは接地されており、これによりソースホロワの出力
トランジスタＴ2 が構成される。この場合の出力トラン
ジスタＴ2 のソースに一端を接続する外部の終端抵抗Ｒ
の他端には、高い電圧、例えばＥＣＬ回路１１用の電源
電圧−２Ｖが印加される。
Ｔ６においては、ゲートがインバータ７の出力部に、ソ
ースが最終出力端Ｓ2 にそれぞれ接続され、また、ドレ
インは接地されており、これによりソースホロワの出力
トランジスタＴ2 が構成される。この場合の出力トラン
ジスタＴ2 のソースに一端を接続する外部の終端抵抗Ｒ
の他端には、高い電圧、例えばＥＣＬ回路１１用の電源
電圧−２Ｖが印加される。
【００２３】また、デプレッション型GaAsＦＥＴ４にお
いては、そのソースとドレインが接地される一方、ゲー
トが最終出力端Ｓ2 に接続されており、これによりショ
ットキー接合型の保護ダイオードＤ2 が構成される。
いては、そのソースとドレインが接地される一方、ゲー
トが最終出力端Ｓ2 に接続されており、これによりショ
ットキー接合型の保護ダイオードＤ2 が構成される。
【００２４】次に、上記した実施例の動作について説明
する。上述した２種の出力回路２ａ，２ｂにおいて、イ
ンバータ７に低レベル（Ｌレベル）の電圧が入力する
と、その出力は高レベル（Ｈレベル）になり、出力トラ
ンジスタＴ1 ，Ｔ2 がＯＮして終端抵抗Ｒに電流が流れ
るために、出力回路２ａ，２ｂの出力端Ｓ1 ．Ｓ2 から
Ｈレベルの信号が出力される。
する。上述した２種の出力回路２ａ，２ｂにおいて、イ
ンバータ７に低レベル（Ｌレベル）の電圧が入力する
と、その出力は高レベル（Ｈレベル）になり、出力トラ
ンジスタＴ1 ，Ｔ2 がＯＮして終端抵抗Ｒに電流が流れ
るために、出力回路２ａ，２ｂの出力端Ｓ1 ．Ｓ2 から
Ｈレベルの信号が出力される。
【００２５】また、インバータにＨレベルの電圧が入力
すると、出力トランジスタＴ1 ，Ｔ 2 がＯＦＦするた
め、終端抵抗Ｒに電流が流れず、出力回路２ａ，２ｂの
出力端からＬレベルの信号が出力される。なお、第１の
出力トランジスタＴ1 はデプレッション型であってノー
マリオンであるが、上記した回路構成では低レベル状態
のインバータ７の出力電圧はソース電圧よりも低いため
に、ＯＮを保持することはない。
すると、出力トランジスタＴ1 ，Ｔ 2 がＯＦＦするた
め、終端抵抗Ｒに電流が流れず、出力回路２ａ，２ｂの
出力端からＬレベルの信号が出力される。なお、第１の
出力トランジスタＴ1 はデプレッション型であってノー
マリオンであるが、上記した回路構成では低レベル状態
のインバータ７の出力電圧はソース電圧よりも低いため
に、ＯＮを保持することはない。
【００２６】このように各出力回路２ａ，２ｂの動作は
同じであるが、それらの出力信号の電圧の大きさが相違
する。出力トランジスタＴ1 ，Ｔ2 がデプレッション型
GaAsＦＥＴ４よりなる場合とエンハンスメント型GaAsＦ
ＥＴ６よりなる場合とを比較すると、図３に示すように
同じゲート電圧Ｖｇであってもドレイン・ソース電流Ｉ
DSが異なり、デプレッション型のものの方が大きいこと
が分かる。
同じであるが、それらの出力信号の電圧の大きさが相違
する。出力トランジスタＴ1 ，Ｔ2 がデプレッション型
GaAsＦＥＴ４よりなる場合とエンハンスメント型GaAsＦ
ＥＴ６よりなる場合とを比較すると、図３に示すように
同じゲート電圧Ｖｇであってもドレイン・ソース電流Ｉ
DSが異なり、デプレッション型のものの方が大きいこと
が分かる。
【００２７】したがって、出力トランジスタＴ1 ，Ｔ2
がＯＮ状態で終端抵抗Ｒの両端にかかる電圧は、デプレ
ッション型GaAsＦＥＴ４を用いたものの方が大きくな
り、第１の出力回路２ａの出力信号のＨレベルは、第２
の出力回路２ｂのそれよりも高くなる。
がＯＮ状態で終端抵抗Ｒの両端にかかる電圧は、デプレ
ッション型GaAsＦＥＴ４を用いたものの方が大きくな
り、第１の出力回路２ａの出力信号のＨレベルは、第２
の出力回路２ｂのそれよりも高くなる。
【００２８】一方、終端抵抗Ｒに印加する終端電圧は、
デプレッション型GaAsＦＥＴ４を出力トランジスタＴ1
とした場合の方を高くしているので（−１．２Ｖ）、こ
の出力トランジスタＴ1 をＯＦＦした場合の出力信号の
Ｌレベルの電圧は他の出力トランジスタＴ2 のＯＦＦ状
態のそれよりも高くなる。
デプレッション型GaAsＦＥＴ４を出力トランジスタＴ1
とした場合の方を高くしているので（−１．２Ｖ）、こ
の出力トランジスタＴ1 をＯＦＦした場合の出力信号の
Ｌレベルの電圧は他の出力トランジスタＴ2 のＯＦＦ状
態のそれよりも高くなる。
【００２９】例えば、ＥＣＬ回路１１を接続する第１の
出力回路２ｂの出力信号のＨレベルが−0.9 Ｖ、Ｌレベ
ル電圧が−１．８ＶとなるようなＥＣＬコンパチブルレ
ベルを出力する場合であっても、GaAs論理ゲート回路１
０を接続する第２の出力回路２ａの出力信号のＨレベル
は−0.5 Ｖ、Ｌレベルは−1.2 Ｖ程度となり、GaAs論理
ゲート回路１０の電圧に合ったものが得られる。
出力回路２ｂの出力信号のＨレベルが−0.9 Ｖ、Ｌレベ
ル電圧が−１．８ＶとなるようなＥＣＬコンパチブルレ
ベルを出力する場合であっても、GaAs論理ゲート回路１
０を接続する第２の出力回路２ａの出力信号のＨレベル
は−0.5 Ｖ、Ｌレベルは−1.2 Ｖ程度となり、GaAs論理
ゲート回路１０の電圧に合ったものが得られる。
【００３０】この結果、GaAs論理回路１０の入力段に入
力バッファ回路を設ける必要がなくなり、入力段におけ
る信号の遅延を防止し、電力消費を減らせる。なお、保
護ダイオードＤ1 ，Ｄ2 を構成するGaAsＦＥＴをエンハ
ンスメント型としてもデプレッション型としても大きな
相違はない。
力バッファ回路を設ける必要がなくなり、入力段におけ
る信号の遅延を防止し、電力消費を減らせる。なお、保
護ダイオードＤ1 ，Ｄ2 を構成するGaAsＦＥＴをエンハ
ンスメント型としてもデプレッション型としても大きな
相違はない。
【００３１】以上のように、２種のGaAsＦＥＴの配線接
続を変更するだけで、出力レベルを変えることが可能に
なり、特にマスタスライス方式の装置に適している。
続を変更するだけで、出力レベルを変えることが可能に
なり、特にマスタスライス方式の装置に適している。
【００３２】
【発明の効果】以上述べたように本発明によれば、出力
回路に含まれるデプレッション型化合物半導体電界効果
トランジスタとエンハンスメント型化合物半導体電界効
果トランジスタの配線接続を変えて、いずれか一方をソ
ースホロワの出力トランジスタに用い、他方を保護ダイ
オードに使用しているので、同じゲート電圧が出力トラ
ンジスタに印加されても、そのソース・ドレイン電流
は、デプレッション型の方がエンハンスメント型のもの
よりも大きくなり、これに接続される終端抵抗に流れる
電流の値を変えて２種の出力電圧を取り出すことが可能
になり、電源電圧値の異なる２種の次段回路とインター
フェースする場合の入力バッファ回路が不要となり、入
力バッファ回路に起因する消費電力の低減や遅延時間の
削減を図ることができる。
回路に含まれるデプレッション型化合物半導体電界効果
トランジスタとエンハンスメント型化合物半導体電界効
果トランジスタの配線接続を変えて、いずれか一方をソ
ースホロワの出力トランジスタに用い、他方を保護ダイ
オードに使用しているので、同じゲート電圧が出力トラ
ンジスタに印加されても、そのソース・ドレイン電流
は、デプレッション型の方がエンハンスメント型のもの
よりも大きくなり、これに接続される終端抵抗に流れる
電流の値を変えて２種の出力電圧を取り出すことが可能
になり、電源電圧値の異なる２種の次段回路とインター
フェースする場合の入力バッファ回路が不要となり、入
力バッファ回路に起因する消費電力の低減や遅延時間の
削減を図ることができる。
【図１】本発明の一実施例装置の概要を示す回路図であ
る。
る。
【図２】本発明の一実施例装置における出力回路図であ
る。
る。
【図３】電界効果トランジスタにおけるゲート電圧対ソ
ースドレイン電流の特性図である。
ースドレイン電流の特性図である。
【図４】従来装置の一例を示す回路図である。
１ GaAs半導体集積回路 ２ａ、２ｂ 出力回路 ３、４ デプレッション型GaAsＦＥＴ ５、６ エンハンスメント型GaAsＦＥＴ ７ インバータ 10 GaAs論理ゲート回路 11 ＥＣＬ回路 Ｔ1 、Ｔ2 出力トランジスタ Ｄ1 、Ｄ2 保護ダイオード Ｒ 終端抵抗
Claims (2)
- 【請求項１】第１のデプレッション型化合物半導体電界
効果トランジスタ（３）と第１のエンハンスメント型化
合物半導体電界効果トランジスタ（５）を直列接続して
なるインバータ（７）と、第２のデプレッション型化合
物半導体電界効果トランジスタ（４）と、第２のエンハ
ンスメント型化合物半導体電界効果トランジスタ（６）
により構成される出力回路を複数有する半導体装置にお
いて、 前記第２のデプレッション型化合物半導体電界効果トラ
ンジスタ（４）のゲートを前記インバータ（７）の出力
部に接続し、ソースを最終出力端（Ｓ1 ）に接続してソ
ースホロワの出力トランジスタ（Ｔ1 ）とするととも
に、前記第２のエンハンスメント型化合物半導体電界効
果トランジスタ（６）のソースとドレインを短絡して保
護ダイオード（Ｄ1 ）とした第１の出力回路（２ａ）
と、 前記第２のエンハンスメント型化合物半導体電界効果ト
ランジスタ（６）のゲートを前記インバータ（７）の出
力部に接続し、ソースを最終出力端（Ｓ2 ）に接続して
ソースホロワの出力トランジスタ（Ｔ2 ）とするととも
に、前記第２のデプレッション型化合物半導体電界効果
トランジスタ（４）のソースとドレインを短絡して保護
ダイオード（Ｄ2 ）とした第２の出力回路（２ｂ）とを
有することを特徴とする半導体集積回路装置。 - 【請求項２】前記保護ダイオード（Ｄ1 ，Ｄ2 ）のゲー
トは、前記最終出力端（Ｓ1 ，Ｓ2 ）に接続されている
ことを特徴とする請求項１記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3234752A JPH0575040A (ja) | 1991-09-13 | 1991-09-13 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3234752A JPH0575040A (ja) | 1991-09-13 | 1991-09-13 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0575040A true JPH0575040A (ja) | 1993-03-26 |
Family
ID=16975801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3234752A Withdrawn JPH0575040A (ja) | 1991-09-13 | 1991-09-13 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0575040A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011097302A2 (en) * | 2010-02-05 | 2011-08-11 | Transphorm Inc. | Semiconductor electronic components and circuits |
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-
1991
- 1991-09-13 JP JP3234752A patent/JPH0575040A/ja not_active Withdrawn
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|---|---|---|---|
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