JPH03270408A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH03270408A JPH03270408A JP2070708A JP7070890A JPH03270408A JP H03270408 A JPH03270408 A JP H03270408A JP 2070708 A JP2070708 A JP 2070708A JP 7070890 A JP7070890 A JP 7070890A JP H03270408 A JPH03270408 A JP H03270408A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018535—Interface arrangements of Schottky barrier type [MESFET]
Landscapes
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目 次〕
概要
産業上の利用分野
従来の技術（第２２．第２３図）
発明が解決しようとする課Ｂ（第２４図）課題を解決す
るための手段（第１〜第６図）作用 実施例 （ｉ）第１の実施例（第７図） （ｉｉ ）第２の実施例（第８図） （市）第３の実施例（第９図） （ｔｖ）第４の実施例（第１０図） （ｖ）第５の実施例（第１１図） （ｖｉ）第６の実施例（第１２図） （ｖｉ）第７の実施例（第１３〜第１６図）（ｖｉ）第
８の実施例（第１７図） （ｉｘ）第９の実施例（第１８図） （ｘ）第１０の実施例（第１９図） （ｘｉ）第１１の実施例（第２０図） （ｘｉｉ）第１２の実施例（第２１図）発明の効果 〔概 要〕 半導体集積回路、特にＧａＡｓ Ｆ Ｅ Ｔ （シヲヅ
トキー障壁電界効果トランジスタ）を用いた論理回路Ｌ
ＳＩの出力インターフェース回路に関し、該回路の出力
用トランジスタのゲートバイアス方法を工夫して、出力
「Ｌ」レベル時の出力インピーダンスの低減化及び出力
ｒＨ，レベル時の出力電圧の上昇化を図り、ＧａＡｓＥ
ＣＬ出力インターフェース回路とＥＣＬ回路との整合性
の向上を図ることを目的とし、 その第１の回路は、ドレインが第１の電源線に接続され
、ソースが出力部に接続された出力用トランジスタと、
前記出力用トランジスタのゲートに接続された第１の出
力駆動回路とを具備し、前記第１の出力駆動回路は、ド
レインが第１の電源に接続され、ソースが前記出力用ト
ランジスタのゲートに接続され、ゲートが第１の入力部
に接続された第１の駆動トランジスタと、ドレイン及び
ゲートが接続されて前記出力用トランジスタのゲートに
接続された第２の駆動トランジスタと、ドレインが前記
第２の駆動トランジスタのソースに接続され、ソースが
第２の電源に接続され、ゲートが第２の入力部に接続さ
れた第３の駆動トランジスタから成ることを含み構威し
、 その第２の回路は、第１の回路において、前記出力用ト
ランジスタと並列に第２の動作保護回路が設けられ、前
記第２の動作保護回路は、カソードが第１の電源に接続
され、アノードが前記出力用トランジスタのソースに接
続された一以上の第４のダイオードから成ることを含み
構威し、その第３の回路は第１の回路において、前記出
力用トランジスタと第１の出力駆動回路との間に、第１
の出力レベル調整回路が設けられ、前記第１の出力レベ
ル調整回路は、ドレイン及びゲートが接続されて前記出
力用トランジスタのゲートに接続された第４の駆動トラ
ンジスタと、ドレインが前記第４の駆動トランジスタの
ソースに接続され。
るための手段（第１〜第６図）作用 実施例 （ｉ）第１の実施例（第７図） （ｉｉ ）第２の実施例（第８図） （市）第３の実施例（第９図） （ｔｖ）第４の実施例（第１０図） （ｖ）第５の実施例（第１１図） （ｖｉ）第６の実施例（第１２図） （ｖｉ）第７の実施例（第１３〜第１６図）（ｖｉ）第
８の実施例（第１７図） （ｉｘ）第９の実施例（第１８図） （ｘ）第１０の実施例（第１９図） （ｘｉ）第１１の実施例（第２０図） （ｘｉｉ）第１２の実施例（第２１図）発明の効果 〔概 要〕 半導体集積回路、特にＧａＡｓ Ｆ Ｅ Ｔ （シヲヅ
トキー障壁電界効果トランジスタ）を用いた論理回路Ｌ
ＳＩの出力インターフェース回路に関し、該回路の出力
用トランジスタのゲートバイアス方法を工夫して、出力
「Ｌ」レベル時の出力インピーダンスの低減化及び出力
ｒＨ，レベル時の出力電圧の上昇化を図り、ＧａＡｓＥ
ＣＬ出力インターフェース回路とＥＣＬ回路との整合性
の向上を図ることを目的とし、 その第１の回路は、ドレインが第１の電源線に接続され
、ソースが出力部に接続された出力用トランジスタと、
前記出力用トランジスタのゲートに接続された第１の出
力駆動回路とを具備し、前記第１の出力駆動回路は、ド
レインが第１の電源に接続され、ソースが前記出力用ト
ランジスタのゲートに接続され、ゲートが第１の入力部
に接続された第１の駆動トランジスタと、ドレイン及び
ゲートが接続されて前記出力用トランジスタのゲートに
接続された第２の駆動トランジスタと、ドレインが前記
第２の駆動トランジスタのソースに接続され、ソースが
第２の電源に接続され、ゲートが第２の入力部に接続さ
れた第３の駆動トランジスタから成ることを含み構威し
、 その第２の回路は、第１の回路において、前記出力用ト
ランジスタと並列に第２の動作保護回路が設けられ、前
記第２の動作保護回路は、カソードが第１の電源に接続
され、アノードが前記出力用トランジスタのソースに接
続された一以上の第４のダイオードから成ることを含み
構威し、その第３の回路は第１の回路において、前記出
力用トランジスタと第１の出力駆動回路との間に、第１
の出力レベル調整回路が設けられ、前記第１の出力レベ
ル調整回路は、ドレイン及びゲートが接続されて前記出
力用トランジスタのゲートに接続された第４の駆動トラ
ンジスタと、ドレインが前記第４の駆動トランジスタの
ソースに接続され。
ゲート及びソースが接続されて第２の電源に接続された
第５の駆動トランジスタと、アノードが第１の電源に接
続され、カソードが前記第５の駆動トランジスタのドレ
インに接続された第１のダイオードから成ることを含み
構威し、 その第４の回路は、第３の回路において、前記第１の出
力レベル調整回路に第１の動作保護回路が付加された第
２の出力レベル調整回路を具備し、前記第１の動作保護
回路は、アノードが前記第１のダイオードのカソードに
接続され、カソードが前記第５の駆動トランジスタのド
レインに接続された一以上の第２のダイオードと、アノ
ードが前記第４の駆動トランジスタのソースに接続され
。
第５の駆動トランジスタと、アノードが第１の電源に接
続され、カソードが前記第５の駆動トランジスタのドレ
インに接続された第１のダイオードから成ることを含み
構威し、 その第４の回路は、第３の回路において、前記第１の出
力レベル調整回路に第１の動作保護回路が付加された第
２の出力レベル調整回路を具備し、前記第１の動作保護
回路は、アノードが前記第１のダイオードのカソードに
接続され、カソードが前記第５の駆動トランジスタのド
レインに接続された一以上の第２のダイオードと、アノ
ードが前記第４の駆動トランジスタのソースに接続され
。
カソードが前記第５の駆動トランジスタのドレインに接
続された一以上の第３のダイオードから成ることを含み
構威し、 その第５の回路は、第１の回路において、前記出力用ト
ランジスタのゲートと第２の電源との間に、動作遅延回
路が設けられ、前記動作遅延回路が容量素子を含むこと
を含み構威し、 その第６の回路は、第１の回路において、前記第１の出
力駆動回路の第１．第２の入力部に、駆動補助回路を付
加した第２の出力駆動回路が設けられ、前記第２の出力
駆動回路は、ドレインが第１のｔａ線に接続され、ソー
スが前記出力用トランジスタのゲートに接続され、ゲー
トが前記第１の出力駆動回路の第１の入力部に接続され
た第６の駆動トランジスタと、ドレインが第１の電源に
接続され、ソース及びゲートが接続されて前記第７の駆
動トランジスタのゲートに接続された第７の駆動トラン
ジスタと、ドレインが前記第７の駆動トランジスタのソ
ースに接続され、ソースが第２の電源に接続され、ゲー
トが前記第１の出力駆動回路の第２の入力部に接続され
た第８の駆動トランジスタから成ることを含み構成し、
その第１．第３及び６の回路において、前記出力用トラ
ンジスタ、第２．第３の駆動トランジスタ、第４の駆動
トランジスタ及び第６．第８の駆動トランジスタがエン
ハンスメント型のショットキー障壁電界効果トランジス
タから戒り、前記第１の駆動トランジスタ、第５の駆動
トランジスタ及び第７の駆動トランジスタがデイブレン
ジョン型のショットキー障壁電界効果トランジスタから
戒ることを含み構成する。
続された一以上の第３のダイオードから成ることを含み
構威し、 その第５の回路は、第１の回路において、前記出力用ト
ランジスタのゲートと第２の電源との間に、動作遅延回
路が設けられ、前記動作遅延回路が容量素子を含むこと
を含み構威し、 その第６の回路は、第１の回路において、前記第１の出
力駆動回路の第１．第２の入力部に、駆動補助回路を付
加した第２の出力駆動回路が設けられ、前記第２の出力
駆動回路は、ドレインが第１のｔａ線に接続され、ソー
スが前記出力用トランジスタのゲートに接続され、ゲー
トが前記第１の出力駆動回路の第１の入力部に接続され
た第６の駆動トランジスタと、ドレインが第１の電源に
接続され、ソース及びゲートが接続されて前記第７の駆
動トランジスタのゲートに接続された第７の駆動トラン
ジスタと、ドレインが前記第７の駆動トランジスタのソ
ースに接続され、ソースが第２の電源に接続され、ゲー
トが前記第１の出力駆動回路の第２の入力部に接続され
た第８の駆動トランジスタから成ることを含み構成し、
その第１．第３及び６の回路において、前記出力用トラ
ンジスタ、第２．第３の駆動トランジスタ、第４の駆動
トランジスタ及び第６．第８の駆動トランジスタがエン
ハンスメント型のショットキー障壁電界効果トランジス
タから戒り、前記第１の駆動トランジスタ、第５の駆動
トランジスタ及び第７の駆動トランジスタがデイブレン
ジョン型のショットキー障壁電界効果トランジスタから
戒ることを含み構成する。
本発明は、半導体集積回路に関するものであり、更に詳
しく言えばＧａＡｓ Ｆ Ｅ Ｔ （ショットキー障壁
電界効果トランジスタ）を用いた論理回路ＬＳＩの出力
インターフェース回路に関するものである。
しく言えばＧａＡｓ Ｆ Ｅ Ｔ （ショットキー障壁
電界効果トランジスタ）を用いた論理回路ＬＳＩの出力
インターフェース回路に関するものである。
近年、ＧａＡｓ Ｆ Ｅ Ｔの集積度の向上に伴い低消
費電力、かつ高速動作を特徴とするＧａＡｓ論理ＬＳ４
がデータ処理装置等の信号回路分野に多く利用されはじ
めている。
費電力、かつ高速動作を特徴とするＧａＡｓ論理ＬＳ４
がデータ処理装置等の信号回路分野に多く利用されはじ
めている。
ところで、このような分野にＧａＡｓ論理ＬＳＩを使用
する場合、従来の信号処理回路がバイポーラトランジス
タを主構成とするＥＣＬ （ｇａＩｉｔｔｅｒ Ｃｏｕ
ｐｌｅｄ Ｌｏｇｉｃ ）回路であるため、両回路の入
出力の整合をとらなければならない。
する場合、従来の信号処理回路がバイポーラトランジス
タを主構成とするＥＣＬ （ｇａＩｉｔｔｅｒ Ｃｏｕ
ｐｌｅｄ Ｌｏｇｉｃ ）回路であるため、両回路の入
出力の整合をとらなければならない。
そこで、ＧａＡｓ論理ＬＳＩの出力トランジスタの出力
レベルとＥＣＬ回路のバイポーラトランジスタの入力レ
ベルとを精度良く整合させることができる回路が望まれ
ている。
レベルとＥＣＬ回路のバイポーラトランジスタの入力レ
ベルとを精度良く整合させることができる回路が望まれ
ている。
第２２〜第２４図は従来例に係る説明図である。
第２２図は、従来例に係るＧａＡｓ Ｅ ＣＬ出力イン
ターフェース回路の構成図を示している。
ターフェース回路の構成図を示している。
図において、例えば、２を源供給方式のＥＣＬ出力イン
ターフェース回路は、トランジスタＴ２１゜Ｔ２２から
戒る入力バッファ回路１と、トランジスタＴ２３．
Ｔ２４．ダイオードＤＲ２１から戒るレベルシフト回路
２と、トランジスタＴ２５． Ｔ２６． Ｔ２７゜Ｔ２
８から戒る駆動能力の高いスーパーバッファ回路３と、
出力用トランジスタＴ００と、トランジスタＴ２９．
Ｔ２Ｏから成る出力レベル調整回路４と、出力終端抵抗
ＲＬから構成されている。
ターフェース回路は、トランジスタＴ２１゜Ｔ２２から
戒る入力バッファ回路１と、トランジスタＴ２３．
Ｔ２４．ダイオードＤＲ２１から戒るレベルシフト回路
２と、トランジスタＴ２５． Ｔ２６． Ｔ２７゜Ｔ２
８から戒る駆動能力の高いスーパーバッファ回路３と、
出力用トランジスタＴ００と、トランジスタＴ２９．
Ｔ２Ｏから成る出力レベル調整回路４と、出力終端抵抗
ＲＬから構成されている。
トランジスタＴ２１． Ｔ２４． Ｔ２５． Ｔ２９及
びＴ２Ｏは、ＧａＡｓ化合物半導体を主構成とするデイ
ブレンジョン型のショットキー障壁電界効果トランジス
タから戒り、トランジスタＴ２２． Ｔ２３． Ｔ２６
． Ｔ２７、 Ｔ２Ｂ及びＴＯＯは、エンハンスメント
型のショットキー障壁電界効果トランジスタから成る。
びＴ２Ｏは、ＧａＡｓ化合物半導体を主構成とするデイ
ブレンジョン型のショットキー障壁電界効果トランジス
タから戒り、トランジスタＴ２２． Ｔ２３． Ｔ２６
． Ｔ２７、 Ｔ２Ｂ及びＴＯＯは、エンハンスメント
型のショットキー障壁電界効果トランジスタから成る。
また、トランジスタＴＯＯのソースＳ、すなわち、出力
端子Ｏｕｔに接続された出力終端抵抗ＲＬの機能は、該
出力インターフェース回路の出力レベルとＥＣＬ回路２
の入力レベルとの整合をとるものである。抵抗値は通常
５０〔Ω〕程度であり、出力インターフェース回路をＥ
ＣＬ回路５に接続した場合、信号波の反射等を防止する
ものである。
端子Ｏｕｔに接続された出力終端抵抗ＲＬの機能は、該
出力インターフェース回路の出力レベルとＥＣＬ回路２
の入力レベルとの整合をとるものである。抵抗値は通常
５０〔Ω〕程度であり、出力インターフェース回路をＥ
ＣＬ回路５に接続した場合、信号波の反射等を防止する
ものである。
さらに、出力レベル調整回路４は一種の電流源であり、
出力レベルを立ち上げる機能を有している。
出力レベルを立ち上げる機能を有している。
５はＥＣＬ回路であり、例えばｎｐｎ型のバイポーラト
ランジスタＱｌ、Ｑ２および動作設定用抵抗Ｒ１，Ｒ２
からなる差動増幅回路より構成されている。
ランジスタＱｌ、Ｑ２および動作設定用抵抗Ｒ１，Ｒ２
からなる差動増幅回路より構成されている。
これにより、例えば入力バンファ回路１のトランジスタ
Ｔ２２のゲートに論理信号ｒＨ」レベルが入力されると
、レベルシフト回路２．スーパーバッファ回路３及び出
力用トランジスタＴＯＯのスイッチング動作により該レ
ベルが反転・非反転されて出力端子Ｏｕｔから出力ｒＨ
，レベルの論理信号が出力される。この出力ｒＨ，レベ
ルをＥＣＬｌｉ路５のトランジスタＱ１のベースＢに入
力することができる。
Ｔ２２のゲートに論理信号ｒＨ」レベルが入力されると
、レベルシフト回路２．スーパーバッファ回路３及び出
力用トランジスタＴＯＯのスイッチング動作により該レ
ベルが反転・非反転されて出力端子Ｏｕｔから出力ｒＨ
，レベルの論理信号が出力される。この出力ｒＨ，レベ
ルをＥＣＬｌｉ路５のトランジスタＱ１のベースＢに入
力することができる。
なお、第２３図（ａ ’）〜（ｃ）は、従来例に係るＧ
ａＡｓ Ｅ ＣＬ出力インターフェース回路の他の回路
図を示している。
ａＡｓ Ｅ ＣＬ出力インターフェース回路の他の回路
図を示している。
同図（ａ）、（ｃ）は、１′＠源供給方式の出力インタ
ーフェース回路例である。同図（ａ）は出力用トランジ
スタＴＯＯがスーパーバッファ回路３により駆動される
回路を示しており、同図（ｃ）は、それがノーマルバッ
ファ回路６により駆動される回路を示している。また、
同図（ｂ）は、２電源供給力式の他の出力インターフェ
ース回路例であり、該トランジスタＴＯＯがノーマルバ
ッファ回路６により駆動される回路を示している。
ーフェース回路例である。同図（ａ）は出力用トランジ
スタＴＯＯがスーパーバッファ回路３により駆動される
回路を示しており、同図（ｃ）は、それがノーマルバッ
ファ回路６により駆動される回路を示している。また、
同図（ｂ）は、２電源供給力式の他の出力インターフェ
ース回路例であり、該トランジスタＴＯＯがノーマルバ
ッファ回路６により駆動される回路を示している。
ところで、従来例のＥＣＬ出力インターフェース回路に
よれば出力用トランジスタＴＯＯのソースＳと接地線Ｇ
ＮＤとの間に出力レベル調整回路４．を接続したり、該
ソースＳと電源ＶＳＳとの間に出力終端抵抗ＲＬを接続
してＥＣＬ回路５との整合を採っている。しかし、以下
のような問題点を生ずることがある。
よれば出力用トランジスタＴＯＯのソースＳと接地線Ｇ
ＮＤとの間に出力レベル調整回路４．を接続したり、該
ソースＳと電源ＶＳＳとの間に出力終端抵抗ＲＬを接続
してＥＣＬ回路５との整合を採っている。しかし、以下
のような問題点を生ずることがある。
■ すなわち、第２４図（ａ）のトランジスタ特性に示
すように出力インピーダンスが出力「Ｌ」レヘル時に数
〔ＫΩ〕単位の高い値になる。例えば、第１４図のよう
な実験回路により第２２図のＥＣＬ出力インターフェー
ス回路の出力特性を測定した場合、その電流・電圧特性
から得られる出力インピーダンス（出力微分抵抗）が約
８（ＫΩ）と高くなるものである。このため、数（ＧＨ
２）以上の高速信号を取り扱うとすると、信号波の反射
等により伝送信号波形に歪みを招くおそれがある。
すように出力インピーダンスが出力「Ｌ」レヘル時に数
〔ＫΩ〕単位の高い値になる。例えば、第１４図のよう
な実験回路により第２２図のＥＣＬ出力インターフェー
ス回路の出力特性を測定した場合、その電流・電圧特性
から得られる出力インピーダンス（出力微分抵抗）が約
８（ＫΩ）と高くなるものである。このため、数（ＧＨ
２）以上の高速信号を取り扱うとすると、信号波の反射
等により伝送信号波形に歪みを招くおそれがある。
■ また、第２４図（ｂ）のトランジスタ特性に示すよ
うに出力「Ｈ」レヘルが低くなる。これは、第２２図及
び第２３図（ａ）に示すように特にスーパーバッファ回
路３を用いた出力インターフェース回路においては、出
力ｒＨ」レヘル時にトランジスタＴ２７を介して出力用
トランジスタＴＯＯをバイアスするため該トランジスタ
Ｔ２７． ＴＯＯの２個分の闇値電圧だけ出力ｒＨ，レ
ベルが降下する。これを防止するために出力レベル調整
回路４を挿入する方法がとられている。
うに出力「Ｈ」レヘルが低くなる。これは、第２２図及
び第２３図（ａ）に示すように特にスーパーバッファ回
路３を用いた出力インターフェース回路においては、出
力ｒＨ」レヘル時にトランジスタＴ２７を介して出力用
トランジスタＴＯＯをバイアスするため該トランジスタ
Ｔ２７． ＴＯＯの２個分の闇値電圧だけ出力ｒＨ，レ
ベルが降下する。これを防止するために出力レベル調整
回路４を挿入する方法がとられている。
しかし、先と同様な実験回路により第２２図のＥＣＬ出
力インターフェース回路の出力特性を測定すると、該回
路４を挿入した場合であっても、その電圧特性から得ら
れる出力ｒＨ，レベルが低くなることがある。
力インターフェース回路の出力特性を測定すると、該回
路４を挿入した場合であっても、その電圧特性から得ら
れる出力ｒＨ，レベルが低くなることがある。
このため、ＥＣＬ回路５が要求する入力レベル例えば、
ＥＣＬＩＯＫシリーズの入力ｒＨ，レベル（７） ！
圧範囲ＶＯＨ＝ −０，９８〜−０，８１（Ｖ ）の規
定値を満足できず、適正な整合ができない。
ＥＣＬＩＯＫシリーズの入力ｒＨ，レベル（７） ！
圧範囲ＶＯＨ＝ −０，９８〜−０，８１（Ｖ ）の規
定値を満足できず、適正な整合ができない。
■ さらに、出力用トランジスタＴＯＯの製造プロセス
のバラつきにより、その閾値電圧がバラつくことがある
。このため、闇値電圧のばらつきが出力レベルに直接現
れ、信号伝達動作の不具合からＥＣＬ回路が誤動作をす
る原因となる。
のバラつきにより、その閾値電圧がバラつくことがある
。このため、闇値電圧のばらつきが出力レベルに直接現
れ、信号伝達動作の不具合からＥＣＬ回路が誤動作をす
る原因となる。
■ また、現状のＥＣＬ回路の動作がＧａＡｓ Ｅ Ｃ
Ｌ出力インターフェース回路の動作に比べて遅いことか
ら出力ｒＨ，レベルから「Ｌ」レベル、出力「Ｌ」レベ
ルからｒＨ，レベルに変化する時間が整合しなくなる状
態を招くことがある。
Ｌ出力インターフェース回路の動作に比べて遅いことか
ら出力ｒＨ，レベルから「Ｌ」レベル、出力「Ｌ」レベ
ルからｒＨ，レベルに変化する時間が整合しなくなる状
態を招くことがある。
このため、高速信号を取り扱うとすると、信号波の立ち
上がり部や立ち下がり部が過度的に振動をするリンギン
グ現象を招く恐れがある。
上がり部や立ち下がり部が過度的に振動をするリンギン
グ現象を招く恐れがある。
本発明は、かかる従来例の問題点に鑑み創作されたもの
であり、出力用トランジスタのゲートバイアス方法を工
夫して、出力「Ｌ」レベル時の出力インピーダンスの低
減化及び出力ｒＨ」レベル時の出力電圧の上昇化を図り
、ＧａＡｓ Ｅ ＣＬ出力インターフェース回路とＥＣ
Ｌ回路との整合性の向上を図ることを可能とする半導体
集積回路の提供を目的とする。
であり、出力用トランジスタのゲートバイアス方法を工
夫して、出力「Ｌ」レベル時の出力インピーダンスの低
減化及び出力ｒＨ」レベル時の出力電圧の上昇化を図り
、ＧａＡｓ Ｅ ＣＬ出力インターフェース回路とＥＣ
Ｌ回路との整合性の向上を図ることを可能とする半導体
集積回路の提供を目的とする。
第１〜第６図は、本発明に係る第１〜第６の半導体集積
回路に係る原理図をそれぞれ示している。
回路に係る原理図をそれぞれ示している。
その第１の回路は、ドレインＤが第１の電源線ＧＮＤに
接続され、ソースＳが出力部Ｏｕｔに接続された出力用
トランジスタＴＯと、前記出力用トランジスタＴＯのゲ
ートＧに接続された第１の出力駆動回路１１Ａとを具備
し、前記第１の出力駆動回路１１Ａは、ドレインＤＩが
第１の電源ＧＮＤに接続され、ソースＳ１が前記出力用
トランジスタＴＯのゲートＧに接続され、ゲートＧｌが
第１の入力部ｉｎｌに接続された第１の駆動トランジス
タＴ１と、ドレインＤ２及びゲートＧ２が接続されて前
記出力用トランジスタＴｏのゲートＧに接続された第２
の駆動トランジスタＴ２と、ドレインＤ３が前記第２の
駆動トランジスタＴ２のソースＳ２に接続され、ソース
Ｓ３が第２の電源ＶＳＳ】に接続され、ゲートＧ３が第
２の入力部ｉｎ２に接続された第３の駆動トランジスタ
Ｔ３から成ることを特徴とし、 その第２の回路は、第１の回路において、前記出力用ト
ランジスタＴＯと並列に第１の動作保護回路１２が設け
られ、前記第１の動作保護回路１２は、カソードに１が
第１の電ａｃＮｎに接続され、アノードＡ１が前記出力
用トランジスタＴＯのソースＳに接続された一以上の第
１のダイオードＤＲ１から成ることを特徴とし、 その第３の回路は、第１の回路において、前記出力用ト
ランジスタＴＯと第１の出力駆動回路１１Ａとの間に、
第１の出力レベル調整回路１３Ａが設けられ、前記第１
の出力レベル調整回路１３Ａは、ドレインＤ４及びゲー
トＧ４が接続されて前記出力用トランジスタＴｏのゲー
トＧに接続された第４の駆動トランジスタＴ４と、ドレ
インＤ５が前記第４の駆動トランジスタＴ４のソースＳ
４に接続され、ゲートＧ５及びソースＳ５が接続されて
第２の電源ＶＳＳＩに接続された第５の駆動トランジス
タＴ５と、アノードＡ２が第１の電源Ｃ，ＮＤに接続さ
れ、カソードに２が前記第５の駆動トランジスタＴ５の
ドレインＤ５に接続された第２のダイオードＤＲ２から
成ることを特徴とし、その第４の回路は、第３の回路に
おいて、前記第１の出力レベル調整回路１３Ａに第２の
動作保護回路１４が付加された第２の出力レベル調整回
路１３Ｂを具備し、前記第１の動作保護回路１４は、ア
ノードＡ３が前記第２のダイオードＤＲ２のカソードに
２に接続され、カソードに３が前記第５の駆動トランジ
スタＴ５のドレインＤ５に接続された一以上の第３のダ
イオードＤＲ３と、アノードＡ４が前記第４の駆動トラ
ンジスタＴ５のソースＳ４に接続され、カソードに４が
前記第５の駆動トランジスタＴ５のドレインＤ５に接続
された一以上の第４のダイオードＤＲ４から成ることを
特徴とし、 その第５の回路は、第１の回路において、前記出力用ト
ランジスタＴｏのゲートＧと第２の電源ｖｓｓ１との間
に、動作遅延回路１５が設けられ、前記動作遅延回路１
５が容量素子Ｃを含むことを特徴とし、 その第６の回路は、第１の回路において、前記第１の出
力駆動回路１１Ａの第１．第２の入力部ｉｎ１、ｉｎ２
に、駆動補助回路１６を付加した第２の出力駆動回路１
１Ｂが設けられ、前記第２の出力駆動回路１１Ｂは、ド
レインＤ６が第１の電源線ＧＮＤに接続され、ソースＳ
６が前記出力用トランジスタＴｏのゲートＧに接続され
、ゲートＧ６が前記第１の出力駆動回路１１Ａの第１の
入力部ｉｎｌに接続された第６の駆動トランジスタＴ６
と、ドレインＤ７が第１の電源ＧＮＤに接続され、ソー
スｓ７及びゲートＧ７が接続されて前記第７の駆動トラ
ンジスタＴ７のゲートＧ７に接続された第７の駆動トラ
ンジスタＴ７と、ドレインＤ８が前記第７の駆動トラン
ジスタＴ７のソースＳ７に接続され、ソースＳ８が第２
の電源ＶＳＳ１に接続され、ゲートＧ８が前記第１の出
力駆動回路１１Ａの第２の入力部ｉｎ２に接続された第
８の駆動トランジスタＴ８から成ることを特徴とし、 前記第１．第３及び第６の回路において、前記出力用ト
ランジスタＴＯ１第２．第３の駆動トランジスタＴ２．
Ｔ３．前記第４の駆動トランジスタＴ４及び前記第６．
第８の駆動トランジスタＴ６、Ｔ８がエンハンスメント
型のショットキー障壁電界効果トランジスタから成り、 前記第１の駆動トランジスタＴＩ、前記第５の駆動トラ
ンジスタＴ４及び前記第７の駆動トランジスタＴ７がデ
ィプレッション型のショットキー障壁電界効果トランジ
スタから成ることを特徴とし、上記目的を達成する。
接続され、ソースＳが出力部Ｏｕｔに接続された出力用
トランジスタＴＯと、前記出力用トランジスタＴＯのゲ
ートＧに接続された第１の出力駆動回路１１Ａとを具備
し、前記第１の出力駆動回路１１Ａは、ドレインＤＩが
第１の電源ＧＮＤに接続され、ソースＳ１が前記出力用
トランジスタＴＯのゲートＧに接続され、ゲートＧｌが
第１の入力部ｉｎｌに接続された第１の駆動トランジス
タＴ１と、ドレインＤ２及びゲートＧ２が接続されて前
記出力用トランジスタＴｏのゲートＧに接続された第２
の駆動トランジスタＴ２と、ドレインＤ３が前記第２の
駆動トランジスタＴ２のソースＳ２に接続され、ソース
Ｓ３が第２の電源ＶＳＳ】に接続され、ゲートＧ３が第
２の入力部ｉｎ２に接続された第３の駆動トランジスタ
Ｔ３から成ることを特徴とし、 その第２の回路は、第１の回路において、前記出力用ト
ランジスタＴＯと並列に第１の動作保護回路１２が設け
られ、前記第１の動作保護回路１２は、カソードに１が
第１の電ａｃＮｎに接続され、アノードＡ１が前記出力
用トランジスタＴＯのソースＳに接続された一以上の第
１のダイオードＤＲ１から成ることを特徴とし、 その第３の回路は、第１の回路において、前記出力用ト
ランジスタＴＯと第１の出力駆動回路１１Ａとの間に、
第１の出力レベル調整回路１３Ａが設けられ、前記第１
の出力レベル調整回路１３Ａは、ドレインＤ４及びゲー
トＧ４が接続されて前記出力用トランジスタＴｏのゲー
トＧに接続された第４の駆動トランジスタＴ４と、ドレ
インＤ５が前記第４の駆動トランジスタＴ４のソースＳ
４に接続され、ゲートＧ５及びソースＳ５が接続されて
第２の電源ＶＳＳＩに接続された第５の駆動トランジス
タＴ５と、アノードＡ２が第１の電源Ｃ，ＮＤに接続さ
れ、カソードに２が前記第５の駆動トランジスタＴ５の
ドレインＤ５に接続された第２のダイオードＤＲ２から
成ることを特徴とし、その第４の回路は、第３の回路に
おいて、前記第１の出力レベル調整回路１３Ａに第２の
動作保護回路１４が付加された第２の出力レベル調整回
路１３Ｂを具備し、前記第１の動作保護回路１４は、ア
ノードＡ３が前記第２のダイオードＤＲ２のカソードに
２に接続され、カソードに３が前記第５の駆動トランジ
スタＴ５のドレインＤ５に接続された一以上の第３のダ
イオードＤＲ３と、アノードＡ４が前記第４の駆動トラ
ンジスタＴ５のソースＳ４に接続され、カソードに４が
前記第５の駆動トランジスタＴ５のドレインＤ５に接続
された一以上の第４のダイオードＤＲ４から成ることを
特徴とし、 その第５の回路は、第１の回路において、前記出力用ト
ランジスタＴｏのゲートＧと第２の電源ｖｓｓ１との間
に、動作遅延回路１５が設けられ、前記動作遅延回路１
５が容量素子Ｃを含むことを特徴とし、 その第６の回路は、第１の回路において、前記第１の出
力駆動回路１１Ａの第１．第２の入力部ｉｎ１、ｉｎ２
に、駆動補助回路１６を付加した第２の出力駆動回路１
１Ｂが設けられ、前記第２の出力駆動回路１１Ｂは、ド
レインＤ６が第１の電源線ＧＮＤに接続され、ソースＳ
６が前記出力用トランジスタＴｏのゲートＧに接続され
、ゲートＧ６が前記第１の出力駆動回路１１Ａの第１の
入力部ｉｎｌに接続された第６の駆動トランジスタＴ６
と、ドレインＤ７が第１の電源ＧＮＤに接続され、ソー
スｓ７及びゲートＧ７が接続されて前記第７の駆動トラ
ンジスタＴ７のゲートＧ７に接続された第７の駆動トラ
ンジスタＴ７と、ドレインＤ８が前記第７の駆動トラン
ジスタＴ７のソースＳ７に接続され、ソースＳ８が第２
の電源ＶＳＳ１に接続され、ゲートＧ８が前記第１の出
力駆動回路１１Ａの第２の入力部ｉｎ２に接続された第
８の駆動トランジスタＴ８から成ることを特徴とし、 前記第１．第３及び第６の回路において、前記出力用ト
ランジスタＴＯ１第２．第３の駆動トランジスタＴ２．
Ｔ３．前記第４の駆動トランジスタＴ４及び前記第６．
第８の駆動トランジスタＴ６、Ｔ８がエンハンスメント
型のショットキー障壁電界効果トランジスタから成り、 前記第１の駆動トランジスタＴＩ、前記第５の駆動トラ
ンジスタＴ４及び前記第７の駆動トランジスタＴ７がデ
ィプレッション型のショットキー障壁電界効果トランジ
スタから成ることを特徴とし、上記目的を達成する。
本発明の第１の回路によれば、第１の駆動トランジスタ
Ｔ１と第３の駆動トランジスタＴ３との間に、第２の駆
動トランジスタＴ２が設けられ、該トランジスタＴＩ、
Ｔ２のソースＳｌ、Ｄ２が接続されて出力用トランジス
タＴＯのゲートＧに接続されている。
Ｔ１と第３の駆動トランジスタＴ３との間に、第２の駆
動トランジスタＴ２が設けられ、該トランジスタＴＩ、
Ｔ２のソースＳｌ、Ｄ２が接続されて出力用トランジス
タＴＯのゲートＧに接続されている。
このため、出力用トランジスタＴＯの闇値電圧に等しい
電位差を常に該トランジスタＴＯのゲートＧのバイアス
電圧として印加することができる。
電位差を常に該トランジスタＴＯのゲートＧのバイアス
電圧として印加することができる。
このことで、第１５図の出力インピーダンス特性に示す
ように出力「Ｌ」レベル時の出力インピーダンスを数十
〔Ω〕単位の低い値にすることができる。これは、本発
明者の実験結果によれば、第１４図のような実験回路に
より第１３図のＥＣＬ出力インターフェース回路の出力
特性を測定した場合、その電流・電圧特性から得られる
出力インピーダンス（出力微分抵抗）が約２２〔Ω〕と
低くなり、従来例の出力インピーダンスに比べて、約１
／４０になるものである。
ように出力「Ｌ」レベル時の出力インピーダンスを数十
〔Ω〕単位の低い値にすることができる。これは、本発
明者の実験結果によれば、第１４図のような実験回路に
より第１３図のＥＣＬ出力インターフェース回路の出力
特性を測定した場合、その電流・電圧特性から得られる
出力インピーダンス（出力微分抵抗）が約２２〔Ω〕と
低くなり、従来例の出力インピーダンスに比べて、約１
／４０になるものである。
また、本発明の第１の回路によれば、第２の駆動トラン
ジスタＴ２と出力用トランジスタＴｏとが共にエンハン
スメント型のショントキー障壁電界効果トランジスタか
ら構成されている。
ジスタＴ２と出力用トランジスタＴｏとが共にエンハン
スメント型のショントキー障壁電界効果トランジスタか
ら構成されている。
このため、ＬＳＩの製造プロセス条件が第２の駆動トラ
ンジスタＴ２と出力用トランジスタＴＯとがほぼ同等に
受けることになる。このことで、製造プロセスによる出
力用トランジスタＴＯの闇値電圧のばらつきを、第２の
駆動トランジスタＴ２の闇値電圧のばらつきにより相互
に打ち消すことが可能となる。
ンジスタＴ２と出力用トランジスタＴＯとがほぼ同等に
受けることになる。このことで、製造プロセスによる出
力用トランジスタＴＯの闇値電圧のばらつきを、第２の
駆動トランジスタＴ２の闇値電圧のばらつきにより相互
に打ち消すことが可能となる。
これにより、信号波の反射等が起き難くなり伝送信号波
形を所定形状に維持することができ、数（ＧＨ２）以上
の高速信号を正確にＥＣＬ回路に供給することが可能と
なる。
形を所定形状に維持することができ、数（ＧＨ２）以上
の高速信号を正確にＥＣＬ回路に供給することが可能と
なる。
また、本発明の第２の回路によれば、第１の回路におい
て、出力用トランジスタＴＯと並列に一以上の第１のダ
イオードＤＰＩから威る第１の動作保護回路１２が設け
られている。
て、出力用トランジスタＴＯと並列に一以上の第１のダ
イオードＤＰＩから威る第１の動作保護回路１２が設け
られている。
このため、出力ｒＨ」レベルから出力「Ｌ」レベル、出
力「Ｌ」レベルから出力ｒＨ」レベルの変化時に逆方向
ｉｉ流が第１のダイオードＤＲＩによリパスされること
から出力用トランジスタＴｏの反転動作の保護をするこ
とが可能となる。
力「Ｌ」レベルから出力ｒＨ」レベルの変化時に逆方向
ｉｉ流が第１のダイオードＤＲＩによリパスされること
から出力用トランジスタＴｏの反転動作の保護をするこ
とが可能となる。
これにより、第１の回路の出力インピーダンスの低減化
に加えて出力回路の信頼性の向上を図ることが可能とな
る。
に加えて出力回路の信頼性の向上を図ることが可能とな
る。
さらに、本発明の第３の回路によれば、第１の回路にお
いて、出力用トランジスタＴＯと第１の出力駆動回路１
１Ａとの間に、第４の駆動トランジスタＴ４．第５の駆
動トランジスタＴ５及び第２のダイオードＤＲ２から成
る第１の出力レベル調整回路１３Ａが設けられている。
いて、出力用トランジスタＴＯと第１の出力駆動回路１
１Ａとの間に、第４の駆動トランジスタＴ４．第５の駆
動トランジスタＴ５及び第２のダイオードＤＲ２から成
る第１の出力レベル調整回路１３Ａが設けられている。
このため、第１の出力レヘル調整回路１３Ａでは、第１
の電源ＧＮＤから第２のダイオードＤＲ２を介して電流
が流れ、第５の駆動トランジスタＴ５に定電圧が発生し
、第５の駆動トランジスタＴ５が出力用トランジスタＴ
ＯのゲートＧを補正することができる。このことで、該
出力用トランジスタＴＯの闇値電圧のバラつきの影響が
極力抑制され、出力ｒＨ，レベルの変化幅を小さくする
ことが可能となる。
の電源ＧＮＤから第２のダイオードＤＲ２を介して電流
が流れ、第５の駆動トランジスタＴ５に定電圧が発生し
、第５の駆動トランジスタＴ５が出力用トランジスタＴ
ＯのゲートＧを補正することができる。このことで、該
出力用トランジスタＴＯの闇値電圧のバラつきの影響が
極力抑制され、出力ｒＨ，レベルの変化幅を小さくする
ことが可能となる。
これにより、ＥＣＬ回路との整合性の向上を図ることが
可能となる。
可能となる。
さらに、本発明の第４の回路によれば、第２の回路にお
いて、第１の出力レベル調整回路１３Ａに一以上の第３
のダイオードＤＲ３と、第４のダイオードＤＲ４から成
る第２の動作保護回路１４が付加された第２の出力レベ
ル調整回路１３Ｂを具備している。
いて、第１の出力レベル調整回路１３Ａに一以上の第３
のダイオードＤＲ３と、第４のダイオードＤＲ４から成
る第２の動作保護回路１４が付加された第２の出力レベ
ル調整回路１３Ｂを具備している。
このため、第２の駆動トランジスタＴ２．第３の駆動ト
ランジスタＴ３及び第４の駆動トランジスタＴ４のｒＯ
Ｎ、動作時に、第１の出力レベル調整回路１３Ａにおけ
る第１の電ｍ Ｇ ＮＤ、第２のダイオードＤＲ２及び
第４の駆動トランジスタＴ４を経て、第１の出力駆動回
路１１Ａの第２の駆動トランジスタＴ２及び第３の駆動
トランジスタＴ３に至る電流パスを阻止することが可能
となり、出力用トランジスタＴｏのゲートＧの電位を第
３の回路に比べて、より適性な値に設定することができ
る。
ランジスタＴ３及び第４の駆動トランジスタＴ４のｒＯ
Ｎ、動作時に、第１の出力レベル調整回路１３Ａにおけ
る第１の電ｍ Ｇ ＮＤ、第２のダイオードＤＲ２及び
第４の駆動トランジスタＴ４を経て、第１の出力駆動回
路１１Ａの第２の駆動トランジスタＴ２及び第３の駆動
トランジスタＴ３に至る電流パスを阻止することが可能
となり、出力用トランジスタＴｏのゲートＧの電位を第
３の回路に比べて、より適性な値に設定することができ
る。
これにより、第３の回路に比べて、出力インク−フェー
ス回路とＥＣＬ゛回路との整合性の信頼度の向上を図る
ことが可能となる。
ス回路とＥＣＬ゛回路との整合性の信頼度の向上を図る
ことが可能となる。
また、本発明の第５の回路によれば、第１の回路におい
て、出力用トランジスタＴｏのゲートＣと第２の電源Ｖ
ＳＳＩとの間に、容量素子Ｃを含む動作遅延回路１５が
設けられている。
て、出力用トランジスタＴｏのゲートＣと第２の電源Ｖ
ＳＳＩとの間に、容量素子Ｃを含む動作遅延回路１５が
設けられている。
このため、出力用トランジスタＴｏのゲート容量が増加
することから反転・非反転動作時の電荷の充放電が遅く
なり、信号波の立ち上がり時間や立ち下がり時間を遅く
することができる。ＥＣＬ回路の要求する動作範囲内で
高速信号を取り扱うことが可能となる。
することから反転・非反転動作時の電荷の充放電が遅く
なり、信号波の立ち上がり時間や立ち下がり時間を遅く
することができる。ＥＣＬ回路の要求する動作範囲内で
高速信号を取り扱うことが可能となる。
これにより、ＧａＡｓ Ｅ ＣＬ出力インターフェース
回路の動作に比べて遅い、現状のＥＣＬ回路の動作に整
合させることができる。また、従来例のような過度的に
振動をするリンギング現象を極力抑制することが可能と
なる。
回路の動作に比べて遅い、現状のＥＣＬ回路の動作に整
合させることができる。また、従来例のような過度的に
振動をするリンギング現象を極力抑制することが可能と
なる。
さらに、本発明の第６の回路によれば、第１の回路にお
いて、第６．第８の駆動トランジスタＴ６、Ｔ８及び第
７の駆動トランジスタＴ７でＩ威する駆動補助回路１６
を第１の出力駆動回路１１Ａに付加した第２の出力駆動
回路１１Ｂが出力用トランジスタＴ○のゲートＧに接続
されている。
いて、第６．第８の駆動トランジスタＴ６、Ｔ８及び第
７の駆動トランジスタＴ７でＩ威する駆動補助回路１６
を第１の出力駆動回路１１Ａに付加した第２の出力駆動
回路１１Ｂが出力用トランジスタＴ○のゲートＧに接続
されている。
このため、出力ｒＨ」レベル時に第６の駆動トランジス
タＴ６を介して出力用トランジスタＴ。
タＴ６を介して出力用トランジスタＴ。
をバイアスしてもトランジスタＴＩが有るために、該出
力「Ｈ」レベルを従来例に比べて上昇させることができ
る。
力「Ｈ」レベルを従来例に比べて上昇させることができ
る。
なお、本発明者の実験結果によれば、第１４図のような
実験回路により第１３図のＥＣＬ出力インターフェース
回路の出力特性を測定した場合、その特性からも明確な
ように第１６図の出力レベル特性に示されるように出力
「Ｈ」レベルを高くすることができる。
実験回路により第１３図のＥＣＬ出力インターフェース
回路の出力特性を測定した場合、その特性からも明確な
ように第１６図の出力レベル特性に示されるように出力
「Ｈ」レベルを高くすることができる。
これにより、第１の回路の出力インピーダンスの低減化
に加えて従来例のような駆動能力の高いスーパーバッフ
ァ回路を用いた出力インターフェース回路を構成するこ
とが可能となる。
に加えて従来例のような駆動能力の高いスーパーバッフ
ァ回路を用いた出力インターフェース回路を構成するこ
とが可能となる。
〔実施例〕
次に図を参照しながら本発明の実施例について説明をす
る。
る。
第７〜第２１図は、本発明の実施例に係る半導体集積回
路を説明する図である。
路を説明する図である。
（ｉ）第１の実施例の説明
第７図は、本発明の第１の実施例に係るＧａＡｓ ＥＣ
Ｌ出力インターフェース回路の構成国を示している。
Ｌ出力インターフェース回路の構成国を示している。
図において、第１の出力インターフェース回路は、第１
の出力駆動回路１１Ａ、出力用トランジスタＴＯ１第１
の動作保護回路１２． レベルシフト回路１７及び第
１の入力バッファ回路１８から成る。
の出力駆動回路１１Ａ、出力用トランジスタＴＯ１第１
の動作保護回路１２． レベルシフト回路１７及び第
１の入力バッファ回路１８から成る。
出力用トランジスタＴＯは、ドレインＤが第１の電源線
（接地線）（１，ＮＤに接続され、ソースＳが出力端子
○ｕｔに接続されている。なお、出力端子Ｏｕｔには、
出力終端抵抗ＲＬ＝５０（Ω〕が接続されている。 第
１の出力駆動回路１１Ａは、第１〜第３の駆動トランジ
スタＴＩ−Ｔ３から戒り、出力用トランジスタＴＯのゲ
ートＧに接続されている。第１の駆動トランジスタＴＩ
は、ドレインＤ１が第１の電源ＧＮＤに接続され、ソー
スＳ１がゲートＧ１に接続されて出力用トランジスタＴ
○のゲートＧに接続されている。
（接地線）（１，ＮＤに接続され、ソースＳが出力端子
○ｕｔに接続されている。なお、出力端子Ｏｕｔには、
出力終端抵抗ＲＬ＝５０（Ω〕が接続されている。 第
１の出力駆動回路１１Ａは、第１〜第３の駆動トランジ
スタＴＩ−Ｔ３から戒り、出力用トランジスタＴＯのゲ
ートＧに接続されている。第１の駆動トランジスタＴＩ
は、ドレインＤ１が第１の電源ＧＮＤに接続され、ソー
スＳ１がゲートＧ１に接続されて出力用トランジスタＴ
○のゲートＧに接続されている。
また、第２の駆動トランジスタＴ２は、ドレインＤ２及
びゲートＧ２が接続されて出力用トランジスタＴｏのゲ
ートＣに接続されされている。該トランジスタＴ２の機
能は、出力「Ｌ」レベル時の出力インピーダンスを下げ
るものである。
びゲートＧ２が接続されて出力用トランジスタＴｏのゲ
ートＣに接続されされている。該トランジスタＴ２の機
能は、出力「Ｌ」レベル時の出力インピーダンスを下げ
るものである。
第３の駆動トランジスタＴ３は、ドレインＤ３が第２の
駆動トランジスタＴ２のソースＳ２に接続され、７−４
５３が第２（１４’［ＶＳＳｌ ＝ −２，０〔Ｖ〕に
接続され、ゲートＧ３がレベルシフト回路１７のダイオ
ードＤＲ５のカソードに５に接続されている。
駆動トランジスタＴ２のソースＳ２に接続され、７−４
５３が第２（１４’［ＶＳＳｌ ＝ −２，０〔Ｖ〕に
接続され、ゲートＧ３がレベルシフト回路１７のダイオ
ードＤＲ５のカソードに５に接続されている。
第１の動作保護回路１２は、第１のダイオードＤＲ１か
ら成り、出力用トランジスタＴＯと並列に設けられる。
ら成り、出力用トランジスタＴＯと並列に設けられる。
第１のダイオードＤＲＩは、カソードＫｌが第１の電源
ＧＮ［ｌに接続され、アノードＡｌが出力用トランジス
タＴＯのソースＳに接続されている。
ＧＮ［ｌに接続され、アノードＡｌが出力用トランジス
タＴＯのソースＳに接続されている。
ダイオードＤＲＩの機能は、出力ｒＨ」レベルから出力
「Ｌ」レベル、出力「Ｌ」レベルから出力「Ｈ」レベル
に変化するときに流れる逆方向電流及び静電気等により
蓄積された電荷を放電するパスを形成するものである。
「Ｌ」レベル、出力「Ｌ」レベルから出力「Ｈ」レベル
に変化するときに流れる逆方向電流及び静電気等により
蓄積された電荷を放電するパスを形成するものである。
これにより、出力用トランジスタＴｏの反転動作の保護
をすることができる。
をすることができる。
レベルシフト回路１７は、第９の駆動トランジスタＴ９
．第１０の駆動トランジスタＴＩＯ及び第５のダイオー
ドＤＲ５から成る。第９の駆動トランジスタＴ９は、ド
レインＤ９が接地線ＧＮＤに接続され ソースＳ９がダ
イオードＤＲ５のアノードＡ５に接続され、ゲートＧ９
が第１の入カバソファ回路１８に接続されている。
．第１０の駆動トランジスタＴＩＯ及び第５のダイオー
ドＤＲ５から成る。第９の駆動トランジスタＴ９は、ド
レインＤ９が接地線ＧＮＤに接続され ソースＳ９がダ
イオードＤＲ５のアノードＡ５に接続され、ゲートＧ９
が第１の入カバソファ回路１８に接続されている。
また、ダイオードＤＲ５のカソードに５は第１０の駆動
トランジスタＴＩＯのドレインＤＩＯに接続されている
。第１０の駆動トランジスタＴＩＯは、ゲートＧ１０が
ソースＳＩＯに接続されて電源線ＶＳＳＩに接続されて
いる。
トランジスタＴＩＯのドレインＤＩＯに接続されている
。第１０の駆動トランジスタＴＩＯは、ゲートＧ１０が
ソースＳＩＯに接続されて電源線ＶＳＳＩに接続されて
いる。
第１の入力バッフ７回路１８は、第１１の駆動トランジ
スタＴｌｌと第１２の駆動トランジスタＴ１２から威る
。第１１の駆動トランジスタＴｌｌは、ドレインＤｌｌ
が接地線ＧＮＤに接続され、ソースＳｌｌ及びゲートＧ
１１が接続されて第１１の駆動トランジスタＴＩ２のド
レインＤＩ２に接続されている。
スタＴｌｌと第１２の駆動トランジスタＴ１２から威る
。第１１の駆動トランジスタＴｌｌは、ドレインＤｌｌ
が接地線ＧＮＤに接続され、ソースＳｌｌ及びゲートＧ
１１が接続されて第１１の駆動トランジスタＴＩ２のド
レインＤＩ２に接続されている。
第１２の駆動トランジスタＴＩ２は、ソースＳ１２が第
３の電源ＶＳＳ２＝−１，５（Ｖ）に接続され、ゲート
Ｇ１２が入力端子ＩＮに接続されている。
３の電源ＶＳＳ２＝−１，５（Ｖ）に接続され、ゲート
Ｇ１２が入力端子ＩＮに接続されている。
なお、トランジスタＴＯ，Ｔ２．Ｔ３．Ｔ９及びＴ１２
は、エンハンスメント型（ノーマリオフ型）のショット
キー障壁電界効果トランジスタから戒り、トランジスタ
Ｔ１．Ｔ１０及びＴｌｌは、ディプレッション型（ノー
マリオン型）のショットキー障壁電界効果トランジスタ
から威る。
は、エンハンスメント型（ノーマリオフ型）のショット
キー障壁電界効果トランジスタから戒り、トランジスタ
Ｔ１．Ｔ１０及びＴｌｌは、ディプレッション型（ノー
マリオン型）のショットキー障壁電界効果トランジスタ
から威る。
これらにより、第１の実施例に係るＧａＡｓ Ｅ ＣＬ
出力インターフェース回路を構成する。
出力インターフェース回路を構成する。
また、当該回路の機能は、入力端子ＩＮに反転・非反転
する論理信号が入力されると、第１のバッファ回１Ｗ１
Ｂ、 レベルシフト回路１７を介して該信号のレベル
シフトがされる。そのレベルシフトされた信号は第１の
出力駆動回路１１ＡのトランジスタＴ３のゲートＧを励
振する。これにより、トランジスタＴＩ、Ｔ２を介して
、出力用トランジスタＴＯのゲートＧにバイアス電圧が
供給され、出力端子Ｏｕｔに出力「Ｈ」レベル、「Ｌ」
レベルの°出力電圧が現れる。これをＥＣＬ回路等に供
給することができる。
する論理信号が入力されると、第１のバッファ回１Ｗ１
Ｂ、 レベルシフト回路１７を介して該信号のレベル
シフトがされる。そのレベルシフトされた信号は第１の
出力駆動回路１１ＡのトランジスタＴ３のゲートＧを励
振する。これにより、トランジスタＴＩ、Ｔ２を介して
、出力用トランジスタＴＯのゲートＧにバイアス電圧が
供給され、出力端子Ｏｕｔに出力「Ｈ」レベル、「Ｌ」
レベルの°出力電圧が現れる。これをＥＣＬ回路等に供
給することができる。
このようにして、本発明の第１の回路によれば第１の駆
動トランジスタＴ１と第３の駆動トランジスタＴ３との
間に、第２の駆動トランジスタＴ２が設けられ、該トラ
ンジスタＴＩ、Ｔ２のソースＳｌ、Ｄ２が接続されて出
力用トランジスタＴＯのゲートＧに接続されている。
動トランジスタＴ１と第３の駆動トランジスタＴ３との
間に、第２の駆動トランジスタＴ２が設けられ、該トラ
ンジスタＴＩ、Ｔ２のソースＳｌ、Ｄ２が接続されて出
力用トランジスタＴＯのゲートＧに接続されている。
このため、出力用トランジスタＴｏの闇値電圧に等しい
電位差を第２の駆動トランジスタＴ２の闇値電圧によっ
て、常に該トランジスタＴＯのゲ−）Ｇのバイアス電圧
として印加することができる。このことで、第１５図の
出力インピーダンス特性に示すように出力「Ｌ」レベル
時の出力インピーダンスを２２〔Ω〕程度にすることが
できる。この出力インピーダンス特性については、第１
３図〜第１６図において本発明者の実験に基づく実験回
路により説明をする。
電位差を第２の駆動トランジスタＴ２の闇値電圧によっ
て、常に該トランジスタＴＯのゲ−）Ｇのバイアス電圧
として印加することができる。このことで、第１５図の
出力インピーダンス特性に示すように出力「Ｌ」レベル
時の出力インピーダンスを２２〔Ω〕程度にすることが
できる。この出力インピーダンス特性については、第１
３図〜第１６図において本発明者の実験に基づく実験回
路により説明をする。
また、本発明の第１の回路によれば、第２の駆動トラン
ジスタＴ２と出力用トランジスタＴＯとが共にエンハン
スメント型のショットキー障壁電界効果トランジスタか
ら構成されている。
ジスタＴ２と出力用トランジスタＴＯとが共にエンハン
スメント型のショットキー障壁電界効果トランジスタか
ら構成されている。
このため、ＬＳＩの製造プロセス条件が第２の駆動トラ
ンジスタＴ２と出力用トランジスタＴＯとにおいてほぼ
同等に受けることになる。このことで、製造プロセスに
よる出力用トランジスタＴ００の闇値電圧のばらつきを
第２の駆動トランジスタＴ２の闇値電圧のばらつきによ
り相互に打ち消すことが可能となる。
ンジスタＴ２と出力用トランジスタＴＯとにおいてほぼ
同等に受けることになる。このことで、製造プロセスに
よる出力用トランジスタＴ００の闇値電圧のばらつきを
第２の駆動トランジスタＴ２の闇値電圧のばらつきによ
り相互に打ち消すことが可能となる。
これにより、信号波の反射等が起き難くなり伝送信号波
形を所定形状に維持することができ、数（ＧＨ２）以上
の高速信号を正確にＥＣＬ回路に供給することが可能と
なる。
形を所定形状に維持することができ、数（ＧＨ２）以上
の高速信号を正確にＥＣＬ回路に供給することが可能と
なる。
（ｉｉ ）第２の実施例の説明
第８図は、本発明の第２の実施例に係るＧａＡｓ ＥＣ
Ｌ出力インターフェース回路の構成国を示している。
Ｌ出力インターフェース回路の構成国を示している。
図において、第１の回路と異なるのは第２の回路では、
第１の回路に第１の出力レベル調整回路１３Ａが設けら
れるものである。
第１の回路に第１の出力レベル調整回路１３Ａが設けら
れるものである。
すなわち、出力用トランジスタＴＯと第１の出力駆動回
路１１Ａとの間に、第４の駆動トランジスタＴ４．第５
の駆動トランジスタＴ５及び第２のダイオードＤＲ２か
ら成る第１の出力レベル調整回路１３Ａが設けられてい
る。
路１１Ａとの間に、第４の駆動トランジスタＴ４．第５
の駆動トランジスタＴ５及び第２のダイオードＤＲ２か
ら成る第１の出力レベル調整回路１３Ａが設けられてい
る。
第４の駆動トランジスタＴ４は、ドレインＤ４及びゲー
トＧ４が接続されて出力用トランジスタＴＯのゲートＣ
に接続され、ソースＳ４が第２のダイオードＤＲ２のカ
ソードに２に接続されている。
トＧ４が接続されて出力用トランジスタＴＯのゲートＣ
に接続され、ソースＳ４が第２のダイオードＤＲ２のカ
ソードに２に接続されている。
また、第２のダイオードＤＲ２はアノードＡ２が第１の
電源ＧＮＤに接続され、カソードに２が第５の駆動トラ
ンジスタＴ５のドレインＤ５に接続されている。
電源ＧＮＤに接続され、カソードに２が第５の駆動トラ
ンジスタＴ５のドレインＤ５に接続されている。
第５の駆動トランジスタＴ５は、ドレインＤ５がトラン
ジスタＴ４のソースＳ４に接続され、ゲ−４０５及びソ
ースＳ５が接続されて第２の電源ＶＳＳＩに接続されて
いる。
ジスタＴ４のソースＳ４に接続され、ゲ−４０５及びソ
ースＳ５が接続されて第２の電源ＶＳＳＩに接続されて
いる。
なお、トランジスタＴ４は、エンハンスメント型のショ
ットキー障壁電界効果トランジスタから成り、トランジ
スタＴ５は、ディプレッション型のショットキー障壁電
界効果トランジスタから威る。
ットキー障壁電界効果トランジスタから成り、トランジ
スタＴ５は、ディプレッション型のショットキー障壁電
界効果トランジスタから威る。
このようにして、本発明の第２の回路によれば第１の回
路において、出力用トランジスタＴＯと第１の出力駆動
回路１１Ａとの間に、第１の出力レベル調整回路１３Ａ
が設けられている。
路において、出力用トランジスタＴＯと第１の出力駆動
回路１１Ａとの間に、第１の出力レベル調整回路１３Ａ
が設けられている。
このため、第１の出力レベル調整回路１３Ａでは、第１
の電源ＧＮＤから第２のダイオードＤＲ２を介して電流
が流れ、第５の駆動トランジスタＴ５に定電圧が発生し
、第５の駆動トランジスタＴ５が出力用トランジスタＴ
ｏのゲートＧを補正することができる。このことで、＝
亥出力用トランジスタＴＯの閾値電圧がバラつきの影響
が極力抑制され、出力ｒＨ，レベルの変化幅を小さくす
ることが可能となる。
の電源ＧＮＤから第２のダイオードＤＲ２を介して電流
が流れ、第５の駆動トランジスタＴ５に定電圧が発生し
、第５の駆動トランジスタＴ５が出力用トランジスタＴ
ｏのゲートＧを補正することができる。このことで、＝
亥出力用トランジスタＴＯの閾値電圧がバラつきの影響
が極力抑制され、出力ｒＨ，レベルの変化幅を小さくす
ることが可能となる。
これにより、ＥＣＬ回路との整合性の向上を図ることが
可能となる。
可能となる。
（ｉｉｉ）第３の実施例の説明
第９図は、本発明の第３の実施例に係るＧａＡｓ ＥＣ
Ｌ出力インターフェース回路の構成国を示している。
Ｌ出力インターフェース回路の構成国を示している。
図において、第１．第２の回路と異なるのは第３の回路
では、第１の回路に第２の出力レベル調整回路１３Ｂが
設けられるものである。
では、第１の回路に第２の出力レベル調整回路１３Ｂが
設けられるものである。
すなわち、第３の回路は第１の出力レベル調整回路１３
Ａに第２の動作保護回路１４が付加された第２の出力レ
ベル調整回路１３Ｂを具備している。
Ａに第２の動作保護回路１４が付加された第２の出力レ
ベル調整回路１３Ｂを具備している。
第２の動作保護回路１４は、第３．第４のダイオードＤ
Ｒ３，Ｄ４から威る。工亥ダイオードＤＲ３は、アノー
ドＡ３が第２のダイオードＤＩ？２のカソードに２に接
続され、カソードに３が第５の駆動トランジスタＴ５の
ドレインＤ５に接続されている。
Ｒ３，Ｄ４から威る。工亥ダイオードＤＲ３は、アノー
ドＡ３が第２のダイオードＤＩ？２のカソードに２に接
続され、カソードに３が第５の駆動トランジスタＴ５の
ドレインＤ５に接続されている。
該ダイオードＤＲ３は、アノードＡ４が第４の駆動トラ
ンジスタＴ５のソースＳ４に接続され、カソードに４が
第５の駆動トランジスタＴ５のドレインＤ５に接続され
ている。
ンジスタＴ５のソースＳ４に接続され、カソードに４が
第５の駆動トランジスタＴ５のドレインＤ５に接続され
ている。
なお、両ダイオードＤＲ３，Ｄ４は必要に応して一段以
上接続されるものである。
上接続されるものである。
このようにして、本発明の第３の回路によれば第１の回
路に第２の出力レベル調整回路１３Ｂが設けられている
。
路に第２の出力レベル調整回路１３Ｂが設けられている
。
このため、トランジスタＴ２．Ｔ３及びＴ４の「ＯＮ」
動作時に、第１の出力レベル調整回路１３Ａにおける第
１の電源ＧＮＤ、ダイオード［ｌＲ２及び駆動トランジ
スタＴ４を経て、第１の出力駆動回路１１Ａのトランジ
スタＴ２及びＴ３に至るｔ流パスを阻止することが可能
となり、出力用トランジスタＴＯのゲートＧの電位を第
２の回路に比べて、より適性な値に設定することができ
る。
動作時に、第１の出力レベル調整回路１３Ａにおける第
１の電源ＧＮＤ、ダイオード［ｌＲ２及び駆動トランジ
スタＴ４を経て、第１の出力駆動回路１１Ａのトランジ
スタＴ２及びＴ３に至るｔ流パスを阻止することが可能
となり、出力用トランジスタＴＯのゲートＧの電位を第
２の回路に比べて、より適性な値に設定することができ
る。
これにより、第２の回路に比べて、出力インターフェー
ス回路とＥＣＬ回路との整合性の信頼度の向上をも図る
ことが可能となる。
ス回路とＥＣＬ回路との整合性の信頼度の向上をも図る
ことが可能となる。
（ｉｖ）第４の実施例の説明
第１０図は、本発明の第４の実施例に係るＧａＡｓ Ｅ
ＣＬ出力インターフェース回路の構成図を示している。
ＣＬ出力インターフェース回路の構成図を示している。
図において、第１．第２．第３の回路と異なるのは第４
の回路では、出力インターフェース回路の電源供給方法
が異なるものである。
の回路では、出力インターフェース回路の電源供給方法
が異なるものである。
すなわち、第１．第２．第３の回路が接地線ＧＮＤ （
第１の電源）、第２の電源ＶＳＳＩ及び第３の電源ＶＳ
Ｓ２の２電源供給力式を採っている。これに対し、第４
の回路では、接地線ＧＮＤ、第２の電源ＶＳＳＩの１電
源供給前式を採るものである。
第１の電源）、第２の電源ＶＳＳＩ及び第３の電源ＶＳ
Ｓ２の２電源供給力式を採っている。これに対し、第４
の回路では、接地線ＧＮＤ、第２の電源ＶＳＳＩの１電
源供給前式を採るものである。
これは、２を源供給方式の場合、内部論理を行う初段回
路では第３の電源ＶＳＳ２を低くすることにより、消費
電力の低減化を図ることができる。
路では第３の電源ＶＳＳ２を低くすることにより、消費
電力の低減化を図ることができる。
これに対して、ｌｔ源供給方式では電源供給回路に制限
がある場合に有効である。
がある場合に有効である。
従って、第１の出力駆動回路１１Ａは第２の電源ＶＳＳ
Ｉに接続される第２の人力バッファ回路１９により駆動
される。該バッファ回路１９は、第１３〜第１６の駆動
トランジスタＴ（３〜Ｔ１６から威る。
Ｉに接続される第２の人力バッファ回路１９により駆動
される。該バッファ回路１９は、第１３〜第１６の駆動
トランジスタＴ（３〜Ｔ１６から威る。
第１３の駆動トランジスタＴ１３は、ドレインＤ１３が
第１の電源ＧＮＤに接続され、ソースＳ１３が第１４の
駆動トランジスタＴ１４のドレインＤ１４に接続されて
第１の出力駆動回路１１ＡのトランジスタＴ３のゲート
Ｇ３に接続されている。
第１の電源ＧＮＤに接続され、ソースＳ１３が第１４の
駆動トランジスタＴ１４のドレインＤ１４に接続されて
第１の出力駆動回路１１ＡのトランジスタＴ３のゲート
Ｇ３に接続されている。
第１４の駆動トランジスタＴ１４は、ソースＳ１４及び
ゲートＧ１４が接続されて第２の電源ＶＳＳＩに接続さ
れている。
ゲートＧ１４が接続されて第２の電源ＶＳＳＩに接続さ
れている。
第１５の駆動トランジスタＴ１５は、ドレインＤ１５が
第１の電源線ＧＮＤに接続され、ソースＳ１５及びグー
１−０１５が接続されて第１３の駆動トランジスタＴＩ
３のゲートＣＩ３と第１６の駆動トランジスタＴ１６の
ドレインＤ１６に接続されている。
第１の電源線ＧＮＤに接続され、ソースＳ１５及びグー
１−０１５が接続されて第１３の駆動トランジスタＴＩ
３のゲートＣＩ３と第１６の駆動トランジスタＴ１６の
ドレインＤ１６に接続されている。
第１６の駆動トランジスタＴ１６は、ゲートＧ１６が入
力端子ＩＮに接続され、ソース３１６が第２の電１１Ｖ
ｓｓ１に接続されている。
力端子ＩＮに接続され、ソース３１６が第２の電１１Ｖ
ｓｓ１に接続されている。
なお、トランジスタＴ１３及びＴ１６は、エンハンスメ
ント型のショットキー障壁電界効果トランジスタから成
り、トランジスタＴ１４及びＴ１５は、ディプレッショ
ン型のショットキー障壁電界効果トランジスタから成る
。
ント型のショットキー障壁電界効果トランジスタから成
り、トランジスタＴ１４及びＴ１５は、ディプレッショ
ン型のショットキー障壁電界効果トランジスタから成る
。
これにより、第４の実施例に係るＧａＡｓＥ ＣＬ出力
インターフェース回路を構成する。
インターフェース回路を構成する。
また、当該回路の機能は、入力端子ＩＮに反転・非反転
する論理信号が入力されると、第２の入カバソファ回路
１９を介して第１の出力駆動回路１１Ａのトランジスタ
Ｔ３のゲートＧを励振する。
する論理信号が入力されると、第２の入カバソファ回路
１９を介して第１の出力駆動回路１１Ａのトランジスタ
Ｔ３のゲートＧを励振する。
これにより、トランジスタＴＩ、Ｔ２を介して、出力用
トランジスタＴＯのゲートＧにバイアス電圧が供給され
、出力端子○ｕｔに出力ｒＨ，レヘル「Ｌ」レベルの出
力電圧が現れる。これをＥＣＬ回路等に供給することが
できる。
トランジスタＴＯのゲートＧにバイアス電圧が供給され
、出力端子○ｕｔに出力ｒＨ，レヘル「Ｌ」レベルの出
力電圧が現れる。これをＥＣＬ回路等に供給することが
できる。
このようにして、本発明の第４の回路によれば第１の回
路のような出力インピーダンスの低減化に加えて、該出
力回路を１を源供給方式により動作させることができる
。
路のような出力インピーダンスの低減化に加えて、該出
力回路を１を源供給方式により動作させることができる
。
（ｖ）第５の実施例の説明
第１１図は、本発明の第５の実施例に係るＧａＡｓ Ｅ
ＣＬ出力インターフェース回路の構成図を示している。
ＣＬ出力インターフェース回路の構成図を示している。
図において、第５の回路は、第１〜第４の回路に係る回
路要素を組合せた出力インターフェース回路を構成する
ものである。
路要素を組合せた出力インターフェース回路を構成する
ものである。
すなわち、入力端子ＩＮには第２の入カバソファ回路１
９が接続され、第１４の駆動トランジスタＴ１４のドレ
インＤ１４が第１の出力駆動回路１１Ａのトランジスタ
Ｔ３のゲートＧ３に接続されている。
９が接続され、第１４の駆動トランジスタＴ１４のドレ
インＤ１４が第１の出力駆動回路１１Ａのトランジスタ
Ｔ３のゲートＧ３に接続されている。
また、出力用トランジスタＴＯのゲートＧには、第１の
出力レベル調整回路１３Ａが接続されている。
出力レベル調整回路１３Ａが接続されている。
さらに、各回路１９． １１Ａ、 １３Ａはｌｔ源供給
方式により動作するものである。
方式により動作するものである。
なお、当該回路の機能については第１〜第４の回路の機
能を同様であるので説明を省略する。
能を同様であるので説明を省略する。
（厨）第６の実施例の説明
第１２図は、本発明の第６の実施例に係るＧａＡｓ Ｅ
ＣＬ出力インターフェース回路の構成図を示している。
ＣＬ出力インターフェース回路の構成図を示している。
図において、第６の回路は、第５の回路と同様に第１〜
第４の回路に係る回路要素を組合せることによって構成
された出力インターフェース回路に動作遅延回路１５を
付加したものである。
第４の回路に係る回路要素を組合せることによって構成
された出力インターフェース回路に動作遅延回路１５を
付加したものである。
すなわち、入力端子ＩＮ４こは第２の入力バッファ回路
１９が接続され、第１４の駆動トランジスタＴ１４のド
レインＤ１４が第１の出力駆動回路１１Ａのトランジス
タＴ３のゲートＧ３に接続されている。
１９が接続され、第１４の駆動トランジスタＴ１４のド
レインＤ１４が第１の出力駆動回路１１Ａのトランジス
タＴ３のゲートＧ３に接続されている。
また、出力用トランジスタＴＯのゲートＧには、第２の
出力レベル調整回路１３Ｂと動作遅延回路１５が接続さ
れている。なお、各回！１９．１１Ａ。
出力レベル調整回路１３Ｂと動作遅延回路１５が接続さ
れている。なお、各回！１９．１１Ａ。
１３Ｂ及び１５はｌ電源供給方式により動作するもので
ある。
ある。
動作遅延回路１５は出力用トランジスタＴＯのゲートＧ
と第２の電源ＶＳＳＩとの間に接続され、容量素子Ｃを
主構成とし、ゲート容量を増加させて出力ｒＨ」レベル
、「Ｌ」レベル時の信号の立ち上がり、立ちさがりを遅
くするものである。
と第２の電源ＶＳＳＩとの間に接続され、容量素子Ｃを
主構成とし、ゲート容量を増加させて出力ｒＨ」レベル
、「Ｌ」レベル時の信号の立ち上がり、立ちさがりを遅
くするものである。
このようにして、本発明の第６の回路によれば出力用ト
ランジスタＴｏのゲートＧと第２の電源ＶＳＳＩとの間
に、容量素子Ｃを含む動作遅延回路１５が設けられてい
る。
ランジスタＴｏのゲートＧと第２の電源ＶＳＳＩとの間
に、容量素子Ｃを含む動作遅延回路１５が設けられてい
る。
このため、出力用トランジスタＴＯのゲート容量が増加
することから反転・非反転動作時の電荷の充放電が遅く
なり、信号波の立ち上がり時間や立ち下がり時間を遅く
することができる。このことで、ＥＣＬ回路の要求する
動作範囲内で高速信号を取り扱うことが可能となる。
することから反転・非反転動作時の電荷の充放電が遅く
なり、信号波の立ち上がり時間や立ち下がり時間を遅く
することができる。このことで、ＥＣＬ回路の要求する
動作範囲内で高速信号を取り扱うことが可能となる。
これにより、ＧａＡｓＥ ＣＬ出力インターフェース回
路の動作に比べて遅い現状のＥＣＬ回路の動作に整合さ
せることができる。また、従来例のような過度的に振動
をするリンギング現象を極力抑制することが可能となる
。
路の動作に比べて遅い現状のＥＣＬ回路の動作に整合さ
せることができる。また、従来例のような過度的に振動
をするリンギング現象を極力抑制することが可能となる
。
（Ｘ４）第７の実施例の説明
第１３〜第１６図は、本発明の第７の実施例に係るＧａ
Ａｓ Ｅ ＣＬ出力インターフェース回路の構成図を示
している。
Ａｓ Ｅ ＣＬ出力インターフェース回路の構成図を示
している。
図において、第７の回路は、第１の回路の第１の出力駆
動回路１１Ａに換えて、第２の出力駆動回路１１Ｂによ
り出力用トランジスタＴＯを駆動するものである。
動回路１１Ａに換えて、第２の出力駆動回路１１Ｂによ
り出力用トランジスタＴＯを駆動するものである。
すなわち、第２の出力駆動回路１１Ｂは第１図の原理図
において、第１の出力駆動回路１１Ａの第１第２の入力
部ｉｎｌ、ｉｎ２に、駆動補助回路１６が付加されたも
のである。
において、第１の出力駆動回路１１Ａの第１第２の入力
部ｉｎｌ、ｉｎ２に、駆動補助回路１６が付加されたも
のである。
第２の出力駆動回路１１Ｂは、第６〜第８の駆動トラン
ジスタＴ６〜Ｔ８から成り、従来例のようなスーパーバ
ッファ回路を構成する。第６の駆動トランジスタＴ６は
、ドレインＤ６が第１の’Ｗ源ｉｌＩ！Ｇ１１Ｄに接続
され、ソースＳ６が出力用トランジスタＴＯのゲートＧ
に接続され、ゲートＧ６が第１の出力駆動回路１１Ａの
第１の入力部ｉｎｌに接続されている。
ジスタＴ６〜Ｔ８から成り、従来例のようなスーパーバ
ッファ回路を構成する。第６の駆動トランジスタＴ６は
、ドレインＤ６が第１の’Ｗ源ｉｌＩ！Ｇ１１Ｄに接続
され、ソースＳ６が出力用トランジスタＴＯのゲートＧ
に接続され、ゲートＧ６が第１の出力駆動回路１１Ａの
第１の入力部ｉｎｌに接続されている。
第７の駆動トランジスタＴ７は、ドレインＤ７が第１の
ＴｇＬ＠ｃＮｎに接続され、ソースＳ７及びゲ−１−Ｇ
７が接続されて第６の駆動トランジスタＴ６のゲートＧ
６に接続されている。
ＴｇＬ＠ｃＮｎに接続され、ソースＳ７及びゲ−１−Ｇ
７が接続されて第６の駆動トランジスタＴ６のゲートＧ
６に接続されている。
第８の駆動トランジスタＴ８は、ドレインＤ８が第７の
、駆動トランジスタＴ７のソースＳ７に接続され、ソー
スＳ８が第２のｓ＊ｖｓｓｘに接続され、ゲートＧ８が
第１の出力駆動量１１１Ａの第２の入力部ｉｎ２に接続
され、レベルシフト回路１７のトランジスタＴＩＯのド
レインＤＩ（ｌに接続されている。
、駆動トランジスタＴ７のソースＳ７に接続され、ソー
スＳ８が第２のｓ＊ｖｓｓｘに接続され、ゲートＧ８が
第１の出力駆動量１１１Ａの第２の入力部ｉｎ２に接続
され、レベルシフト回路１７のトランジスタＴＩＯのド
レインＤＩ（ｌに接続されている。
第２の出力駆動量！１１ Ｂの機能は、出力ｒＬ。
レベルからｒＨ」レベルに信号を立ち上げる際に、トラ
ンジスタＴ１の「ＯＮ」動作をトランジスタＴ６〜Ｔ８
を介して補助し、出力用トランジスタＴｏのバイアス電
流を多くするものである。これにより、第１の出力駆動
回路１１Ａに比べて第２の出力駆動回路１１Ｂの駆動能
力を高めることができる。
ンジスタＴ１の「ＯＮ」動作をトランジスタＴ６〜Ｔ８
を介して補助し、出力用トランジスタＴｏのバイアス電
流を多くするものである。これにより、第１の出力駆動
回路１１Ａに比べて第２の出力駆動回路１１Ｂの駆動能
力を高めることができる。
ナオ、トランジスタＴ６及びＴ８は、エンハンスメント
型（ノーマリオフ型）のショットキー障壁電界効果トラ
ンジスタから放り、トランジスタＴ７は、ディプレッシ
ョン型（ノーマリオン型）のショットキー障壁電界効果
トランジスタから威る。その他の回路要素には、レベル
シフト回路１７、第１の入力バッファ回路１８等が接続
される。
型（ノーマリオフ型）のショットキー障壁電界効果トラ
ンジスタから放り、トランジスタＴ７は、ディプレッシ
ョン型（ノーマリオン型）のショットキー障壁電界効果
トランジスタから威る。その他の回路要素には、レベル
シフト回路１７、第１の入力バッファ回路１８等が接続
される。
これらにより、第７の実施例に係るＧａＡｓ Ｅ ＣＬ
出力インターフェース回路を構成する。
出力インターフェース回路を構成する。
また、当該回路の機能は、入力端子ＩＮに反転・非反転
する論理信号が入力されると、第１のハソファ回路１８
．レベルシフト回路１７を介して該信号のレベルシフト
がされる。そのレベルシフトされた信号は第２の出力駆
動回路１１ＢのトランジスタＴ３及びトランジスタＴ８
のゲートＧ３゜Ｇ８を励振する。これにより、トランジ
スタＴＩ。
する論理信号が入力されると、第１のハソファ回路１８
．レベルシフト回路１７を介して該信号のレベルシフト
がされる。そのレベルシフトされた信号は第２の出力駆
動回路１１ＢのトランジスタＴ３及びトランジスタＴ８
のゲートＧ３゜Ｇ８を励振する。これにより、トランジ
スタＴＩ。
Ｔ６及びＴ２を介して、出力用トランジスタＴＯのゲー
トＧにバイアス電圧が供給され、出力端子○ｕｔに出力
「Ｈ」レベル、「Ｌ」レベルの出力電圧が現れる。これ
をＥＣＬ回路等に供給することができる。
トＧにバイアス電圧が供給され、出力端子○ｕｔに出力
「Ｈ」レベル、「Ｌ」レベルの出力電圧が現れる。これ
をＥＣＬ回路等に供給することができる。
このようにして、本発明の第７の回路によれば第１の回
路の出力用トランジスタＴＯのゲートＧに第２の出力駆
動回路１１Ｂが接続されている。
路の出力用トランジスタＴＯのゲートＧに第２の出力駆
動回路１１Ｂが接続されている。
このため、出力「Ｈ」レベル時に第６の駆動トランジス
タＴ６を介して出力用トランジスタＴ。
タＴ６を介して出力用トランジスタＴ。
をバイアスしても１亥トランジスタＴ１のドレイン・ソ
ース間の電圧がトランジスタＴ６の闇値電圧よりも小さ
いため、該出力ｒＨ」レベルを従来例に比べて上昇させ
ることができる。
ース間の電圧がトランジスタＴ６の闇値電圧よりも小さ
いため、該出力ｒＨ」レベルを従来例に比べて上昇させ
ることができる。
ここで、本発明の第７の実施例に係るＥＣＬ出カイカイ
カインターフェース回路力特性いて説明をする。
カインターフェース回路力特性いて説明をする。
第１４図は、本発明の第７の実施例に係るトランジスタ
特性の実験回路図を示している。
特性の実験回路図を示している。
図において、２０はＧａＡｓ化合物半導体により形成さ
れたＥＣＬ出力インターフェース回路装置である。実験
方法は、第１の電源ＧＮＤ、第２の電源ＶＳＳＩ ＝−
２，０（Ｖ） 、第３の電源ＶＳＳ２＝１．５ （Ｖ
）の２電源供給方式とし、入力ＩＮに論理信号として入
力電圧■■Ｎを印加した場合について、出力端子○ｕｔ
に現れる電圧Ｖｏと出力電流１ｏｕｔを測定するもので
ある。
れたＥＣＬ出力インターフェース回路装置である。実験
方法は、第１の電源ＧＮＤ、第２の電源ＶＳＳＩ ＝−
２，０（Ｖ） 、第３の電源ＶＳＳ２＝１．５ （Ｖ
）の２電源供給方式とし、入力ＩＮに論理信号として入
力電圧■■Ｎを印加した場合について、出力端子○ｕｔ
に現れる電圧Ｖｏと出力電流１ｏｕｔを測定するもので
ある。
第１５図は、本発明の第７の実施例に係る出力インピー
ダンス特性図を示している。
ダンス特性図を示している。
図において、縦軸は出力電圧Ｖｏ （Ｖ）であり、横軸
は出力電流Ｉｏｕｔ （Ａ）を示している。また、Ａ
は終端抵抗ＲＬ＝５０（Ω〕の負荷曲線である。
は出力電流Ｉｏｕｔ （Ａ）を示している。また、Ａ
は終端抵抗ＲＬ＝５０（Ω〕の負荷曲線である。
Ｖ ｔｅｏは閾値電圧＝０ （Ｖ〕、Ｖｔｅｌは閾値電
圧＝０．１ （Ｖ）、Ｖｔｅ２は闇値電圧＝０．２（
Ｖ）Ｖｔｅ３は閾値電圧＝０．３ 〔Ｖ）、 Ｖｔｅ
４は閾値電圧＝０．４ （Ｖ）の電圧−電流特性曲線を
それぞれ示している。
圧＝０．１ （Ｖ）、Ｖｔｅ２は闇値電圧＝０．２（
Ｖ）Ｖｔｅ３は閾値電圧＝０．３ 〔Ｖ）、 Ｖｔｅ
４は閾値電圧＝０．４ （Ｖ）の電圧−電流特性曲線を
それぞれ示している。
なお、Ｂは出力「Ｌ」レベル時の出力インピーダンスを
示す接線であり、出力用トランジスタＴＯの閾値電圧力
Ｖｔｅ２＝０．２ （Ｖ） （７）ときの１■出力特曲
線と負荷曲線Ａとの交点における微分抵抗を示すもので
ある。この接線の傾きにより、約２２〔Ω〕の出力イン
ピーダンスが得られた。
示す接線であり、出力用トランジスタＴＯの閾値電圧力
Ｖｔｅ２＝０．２ （Ｖ） （７）ときの１■出力特曲
線と負荷曲線Ａとの交点における微分抵抗を示すもので
ある。この接線の傾きにより、約２２〔Ω〕の出力イン
ピーダンスが得られた。
ここで、従来例の出力インターフェース回路の出力イン
ピーダンスと本発明のインピーダンスとを比較すると従
来例が約８（ＫΩ〕となるのに対して本発明では約２２
（Ω）となり、約１／４０程度に低減することができた
。
ピーダンスと本発明のインピーダンスとを比較すると従
来例が約８（ＫΩ〕となるのに対して本発明では約２２
（Ω）となり、約１／４０程度に低減することができた
。
第１６図は、本発明の第７の実施例に係る出力レベル特
性図を示している。
性図を示している。
図において、縦軸は出力電圧Ｖｏ （Ｖ）であり、横軸
は入力電圧ＶＩＮ（Ｖ）を示している。また、Ｖ ｔｅ
ｏは閾（！電圧＝Ｏ〔Ｖ）、Ｖｔｅｌは闇値電圧−〇、
１ （Ｖ）、Ｖｔｅ２は閾（！ｉｌｉ圧−０，２［Ｖ
）。
は入力電圧ＶＩＮ（Ｖ）を示している。また、Ｖ ｔｅ
ｏは閾（！電圧＝Ｏ〔Ｖ）、Ｖｔｅｌは闇値電圧−〇、
１ （Ｖ）、Ｖｔｅ２は閾（！ｉｌｉ圧−０，２［Ｖ
）。
ｖ ｔｅ ３は閾値電圧−０，３〔Ｖ）、Ｖｔｅ４は閾
値電圧＝０．４ （Ｖ）の入力電圧−出力電圧特性曲線
をそれぞれ示、している。
値電圧＝０．４ （Ｖ）の入力電圧−出力電圧特性曲線
をそれぞれ示、している。
ここで、第２４図（ｂ）に示した従来例の出力レベル特
性と本発明の出力レベル特性とを比較すると出力「Ｈ」
レベルが上昇していることが明確である。これは、第１
の駆動トランジスタＴ１のドレイン・ソース間の電圧が
エンハンスメントＦＥＴの闇値電圧よりも小さいためで
ある。
性と本発明の出力レベル特性とを比較すると出力「Ｈ」
レベルが上昇していることが明確である。これは、第１
の駆動トランジスタＴ１のドレイン・ソース間の電圧が
エンハンスメントＦＥＴの闇値電圧よりも小さいためで
ある。
このことで、同図の出力レベル特性に示すように出力ｒ
Ｈ，レベルを高くすることができる。
Ｈ，レベルを高くすることができる。
これにより、第１の回路の出力インピーダンスの低減化
に加えて従来例のような駆動能力の高いスーパーバッフ
ァ回路を用いた出力インターフェース回路を構成するこ
とが可能となる。
に加えて従来例のような駆動能力の高いスーパーバッフ
ァ回路を用いた出力インターフェース回路を構成するこ
とが可能となる。
（煽）第８の実施例の説明
第１７図は、本発明の第８の実施例に係るＧａＡｓ Ｅ
ＣＬ出力インターフェース回路の構成図を示している。
ＣＬ出力インターフェース回路の構成図を示している。
図において、第７の回路と異なるのは第８の回路では、
第７の回路に第１の出力レベル調整回路１３Ａが設けら
れるものである。
第７の回路に第１の出力レベル調整回路１３Ａが設けら
れるものである。
すなわち、出力用トランジスタＴＯと第２の出力駆動回
路１１Ｂとの間に、第４の駆動トランジスタＴ４．第５
の駆動トランジスタＴ５及び第２のダイオードＤＲ２か
ら成る第１の出力レベル調整回路１３Ａが設けられてい
る。
路１１Ｂとの間に、第４の駆動トランジスタＴ４．第５
の駆動トランジスタＴ５及び第２のダイオードＤＲ２か
ら成る第１の出力レベル調整回路１３Ａが設けられてい
る。
このため、第１の出力レベル調整回路１３Ａでは、第１
の電源ＧＮＤから第２のダイオードＤＲ２を介して電流
が流れ、第５の駆動トランジスタＴ５に定電圧が発生し
、第５の駆動トランジスタＴ５が出力用トランジスタＴ
ＯのゲートＧを補正することができる。このことで、該
出力用トランジスタＴＯの闇値電圧がバラつきの影響が
極力抑制され、出力ｒＨ，レヘルの変化幅を小さくする
ことが可能となる。
の電源ＧＮＤから第２のダイオードＤＲ２を介して電流
が流れ、第５の駆動トランジスタＴ５に定電圧が発生し
、第５の駆動トランジスタＴ５が出力用トランジスタＴ
ＯのゲートＧを補正することができる。このことで、該
出力用トランジスタＴＯの闇値電圧がバラつきの影響が
極力抑制され、出力ｒＨ，レヘルの変化幅を小さくする
ことが可能となる。
これにより、ＥＣＬ回路との整合性の向上を図ることが
可能となる。
可能となる。
（ｉｘ）第９の実施例の説明
第１８図は、本発明の第９の実施例に係るＧａＡｓ Ｅ
ＣＬ出力インターフェース回路の構成図を示している。
ＣＬ出力インターフェース回路の構成図を示している。
図において、第７．第８の回路と異なるのは第９の回路
では、第７の回路に第２の出力レベル調整回路１３Ｂが
設けられるものである。
では、第７の回路に第２の出力レベル調整回路１３Ｂが
設けられるものである。
すなわち、第９の回路は第１の出力レベル調整回路１３
Ａに第２の動作保護回路１４が付加された第２の出力レ
ベノ目屑整回路１３Ｂを具備している。
Ａに第２の動作保護回路１４が付加された第２の出力レ
ベノ目屑整回路１３Ｂを具備している。
このため、トランジスタＴ２．Ｔ３及びＴ４の「ＯＮ」
動作時に、第１の出力レベル調整回路１３Ａにおける第
１の電源ＧＮＤ、ダイオードＤＲ２及び駆動トランジス
タＴ４を経て、第１の出力駆動回路１１Ａのトランジス
タＴ２及びＴ３に至る電流パスを阻止することが可能と
なり、出力用トランジスタＴＯのゲートＧの電位を第２
の回路に比べて、より適性な値に設定することができる
。
動作時に、第１の出力レベル調整回路１３Ａにおける第
１の電源ＧＮＤ、ダイオードＤＲ２及び駆動トランジス
タＴ４を経て、第１の出力駆動回路１１Ａのトランジス
タＴ２及びＴ３に至る電流パスを阻止することが可能と
なり、出力用トランジスタＴＯのゲートＧの電位を第２
の回路に比べて、より適性な値に設定することができる
。
これにより、第８の回路に比べて、出力インターフェー
ス回路とＥＣＬ回路との整合性の信頼度の向上を図るこ
とが可能となる。
ス回路とＥＣＬ回路との整合性の信頼度の向上を図るこ
とが可能となる。
（ｘ）第１０の実施例の説明
第１９図は、本発明の第１０の実施例に係るＧａＡｓ
ＥＣＬ出力インターフェース回路の構成図を示している
。
ＥＣＬ出力インターフェース回路の構成図を示している
。
図において、第７〜第９の回路と異なるのは第１０の回
路では、出力インターフェース回路の電源供給方法が異
なるものである。
路では、出力インターフェース回路の電源供給方法が異
なるものである。
すなわち、第４の回路のように接地線Ｃ；ＮＤ、第２の
電源ｖｓｓ１の１電源供給方弐を採るものである。該方
式では電源供給回路に制限がある場合に有効である。
電源ｖｓｓ１の１電源供給方弐を採るものである。該方
式では電源供給回路に制限がある場合に有効である。
従って、第２の出力駆動回路１１Ｂは第２の電源ＶＳＳ
Ｉに接続される第２の入カバンファ回路１９により駆動
される。
Ｉに接続される第２の入カバンファ回路１９により駆動
される。
これにより、第１０の実施例に係るＧａＡｓＥ ＣＬ出
力インターフェース回路を構成する。
力インターフェース回路を構成する。
また、当該回路の機能は、入力端子ＩＮに反転・非反転
する論理信号が入力されると、第２のバッファ回路１９
を介して第２の出力駆動回路１１ＢのトランジスタＴ３
とＴ８のゲートＧを励振する。
する論理信号が入力されると、第２のバッファ回路１９
を介して第２の出力駆動回路１１ＢのトランジスタＴ３
とＴ８のゲートＧを励振する。
これにより、トランジスタＴＩ、Ｔ２．Ｔ６．Ｔ７を介
して、出力用トランジスタＴｏのゲートＧにバイアス電
圧が供給され、出力端子○ｕｔに出力「Ｈ」レベル、「
Ｌ」レベルの出力電圧が現れる。
して、出力用トランジスタＴｏのゲートＧにバイアス電
圧が供給され、出力端子○ｕｔに出力「Ｈ」レベル、「
Ｌ」レベルの出力電圧が現れる。
これをＥＣＬ回路等に供給することができる。
このようにして、本発明の第１０の回路によれば第１の
回路のような出力インピーダンスの低減化に加えて、該
出力回路を１電源供給方式により動作させることができ
る。
回路のような出力インピーダンスの低減化に加えて、該
出力回路を１電源供給方式により動作させることができ
る。
（ｘｉ）第１１の実施例の説明
第２０図は、本発明の第１１の実施例に係るＧａＡｓ
ＥＣＬ出力インターフェース回路の構成図を示している
。
ＥＣＬ出力インターフェース回路の構成図を示している
。
図において、第１１の回路は、第７〜第１０の回路に係
る回路要素を組合せた出力インターフェース回路を構成
するものである。
る回路要素を組合せた出力インターフェース回路を構成
するものである。
すなわち、入力端子ＩＮには第２の人力バノファ回路１
９が接続され、第１４の駆動トランジスタＴ１４のドレ
インＤ１４が第２の出力駆動回路１１Ｂのトランジスタ
Ｔ３．Ｔ８のゲートＧ３．Ｇ８に接続されている。また
、出力用トランジスタＴＯのゲートＧには、第２の出力
レベル調整回路１３Ｂが接続されている。さらに、各回
路１９． １１Ａ、 １３Ａは１ｔｉｆ！供給方式によ
り動作するものである。
９が接続され、第１４の駆動トランジスタＴ１４のドレ
インＤ１４が第２の出力駆動回路１１Ｂのトランジスタ
Ｔ３．Ｔ８のゲートＧ３．Ｇ８に接続されている。また
、出力用トランジスタＴＯのゲートＧには、第２の出力
レベル調整回路１３Ｂが接続されている。さらに、各回
路１９． １１Ａ、 １３Ａは１ｔｉｆ！供給方式によ
り動作するものである。
なお、当該回路の機能については第１〜第４の回路の機
能と同様であるので説明を省略する。
能と同様であるので説明を省略する。
（ｘ ｉｉ ）第１２の実施例の説明
第２１図は、本発明の第１２の実施例に係るＧａＡｓ
ＥＣＬ出力インターフェース回路の構成図を示している
。
ＥＣＬ出力インターフェース回路の構成図を示している
。
図において、第１２の回路は、第１１の回路と同様に第
７〜第１０の回路に係る回路要素を組合せ、それによっ
て構成された出力インターフェース回路に動作遅延回路
１５を付加したものである。
７〜第１０の回路に係る回路要素を組合せ、それによっ
て構成された出力インターフェース回路に動作遅延回路
１５を付加したものである。
すなわち、入力端子ＩＮには第２の入力バンファ回路１
９が接続され、第１４の駆動トランジスタＴ１４のドレ
インＤ１４が第２の出力駆動回路１１Ｂのトランジスタ
Ｔ３．Ｔ８のゲートＧ３．Ｇ８に接２９れている。また
、出力用トランジスタＴｏのゲートＧには、第２の出力
レベル調整回路１３Ｂと動作遅延回路１５が接続されて
いる。なお、各回路１９．１１Ｂ、１３Ｂ及び１５はｌ
ｉｔ源供給方式により動作するものである。
９が接続され、第１４の駆動トランジスタＴ１４のドレ
インＤ１４が第２の出力駆動回路１１Ｂのトランジスタ
Ｔ３．Ｔ８のゲートＧ３．Ｇ８に接２９れている。また
、出力用トランジスタＴｏのゲートＧには、第２の出力
レベル調整回路１３Ｂと動作遅延回路１５が接続されて
いる。なお、各回路１９．１１Ｂ、１３Ｂ及び１５はｌ
ｉｔ源供給方式により動作するものである。
このため、出力用トランジスタＴＯのゲート容量が増加
することから反転・非反転動作時の電荷の充放電が遅く
なり、信号波の立ち上がり時間や立ち下がり時間を遅く
することができる。このことで、ＥＣＬ回路の要求する
動作範囲内で高速信号を取り扱うことが可能となる。
することから反転・非反転動作時の電荷の充放電が遅く
なり、信号波の立ち上がり時間や立ち下がり時間を遅く
することができる。このことで、ＥＣＬ回路の要求する
動作範囲内で高速信号を取り扱うことが可能となる。
これにより、ＧａＡｓ Ｅ ＣＬ出力インターフェース
回路の動作に比べて遅い現状のＥＣＬ回路の動作に整合
させることができる。また、従来例のような過度的に振
動をするリンギング現象を極力抑制することが可能とな
る。
回路の動作に比べて遅い現状のＥＣＬ回路の動作に整合
させることができる。また、従来例のような過度的に振
動をするリンギング現象を極力抑制することが可能とな
る。
［ＧＨ２）以上の高速信号を正確にＥＣＬ回路に供給す
ることが可能となる。
ることが可能となる。
［発明の効果］
以上説明したように、本発明によればエンハンスメント
型の出力用トランジスタのゲートに、ドレイン及びゲー
トを接続した同型の第２の駆動トランジスタが出力駆動
回路に設けられている。
型の出力用トランジスタのゲートに、ドレイン及びゲー
トを接続した同型の第２の駆動トランジスタが出力駆動
回路に設けられている。
このため、出力用トランジスタの閾値電圧に等しい電位
差を常に該トランジスタのゲートのバイアス電圧として
印加することができる。このことで、出力「Ｌ」レベル
時の出力インピーダンスの低減化及び出力ｒＨ」レベル
の上昇化を図ることが可能となる。
差を常に該トランジスタのゲートのバイアス電圧として
印加することができる。このことで、出力「Ｌ」レベル
時の出力インピーダンスの低減化及び出力ｒＨ」レベル
の上昇化を図ることが可能となる。
また、製造プロセスによる出力用トランジスタの閾（！
電圧のばらつきを、第２の駆動トランジスタの闇値電圧
のばらつきにより相互に打ち消すことが可能となる。
電圧のばらつきを、第２の駆動トランジスタの闇値電圧
のばらつきにより相互に打ち消すことが可能となる。
これにより、信号波の反射等が起き難くなり伝送信号波
形を所定形状に維持することができ、数
形を所定形状に維持することができ、数
第１図は、本発明に係る第１の半導体集積回路の原理図
、 第２図は、本発明に係る第２の半導体集積回路の原理図
、 第３図は、本発明に係る第３の半導体集積回路の原理図
、 第４図は、本発明に係る第４の半導体集積回路の原理図
、 第５図は、本発明に係る第５の半導体集積回路の原理図
、 第６図は、本発明に係る第６の半導体集積回路の原理図
、 第７図は、本発明の第１の実施例に係るＧａＡｓ ＥＣ
Ｌ出力インターフェース回路の構成図、第８図は、本発
明の第２の実施例に係るＧａＡｓ ＥＣＬ出力インター
フェース回路の構成図、第９図は、本発明の第３の実施
例に係るＧａＡｓ ＥＣＬ出力インターフェース回路の
構成図、第１０図は、本発明の第４の実施例に係るＧａ
Ａｓ ＥＣＬ出力インターフェース回路の構成図、第１
１図は、本発明の第５の実施例に係るＧａＡｓ ＥＣＬ
出力インターフェース回路の構成図、第１２図は、本発
明の第６の実施例に係るＧａＡｓ ＥＣＬ出力インター
フェース回路の構成図、第１３図は、本発明の第７の実
施例に係るＧａＡｓ ＥＣＬ出力インターフェース回路
の構成図、第１４図は、本発明の第７の実施例に係るト
ランジスタ特性の実験回路図、 第１５図は、本発明の第７の実施例に係る出力インピー
ダンス特性図、 第１６図は、本発明の第７の実施例に係る出力レベル特
性図、 第１７図は、本発明の第８の実施例に係るＧａＡｓ Ｅ
ＣＬ出力インターフェース回路の構成図、第１８図は、
本発明の第９の実施例に係るＧａＡｓ ＥＣＬ出力イン
ターフェース回路の構成図、第１９図は、本発明の第１
０の実施例に係るＧａＡｓ ＥＣＬ出力インターフェー
ス回路の構成図、第２０図は、本発明の第１１の実施例
に係るＧａＡｓ ＥＣＬ出力インターフェース回路の構
成図、第２１図は、本発明の第１２の実施例に係るＧａ
Ａｓ ＥＣＬ出力インターフェース回路の構成図、第２
２図は、従来例に係るＧａＡｓＥ ＣＬ出力インターフ
ェース回路の構成図、 第２３図は、従来例に係るＧａＡｓＥ ＣＬ出力インタ
ーフェース回路の他の回路図、 第２４図は、従来例に係る問題点を説明するトランジス
タ特性図である。 （符号の説明） ＴＯ・・・出力用トランジスタ、 Ｔ１〜Ｔ８・・・第１〜第８の駆動トランジスタ、１１
Ａ、１１Ｂ・・・第１．第２の出力駆動回路、１２・・
・第１の動作保護回路、 １３Ａ、１３Ｂ・・・第１．第２の出力レヘル調整回路
、１４・・・第２の動作保護回路、 １５・・・動作遅延回路、 ＧＮＤ・・・第１の電源、 ＶＳＳｌ・・・第２のｉｔ源、 ＶＳＳ２・・・第３の電源、 ｉｎｌ・・・第１の入力部、 ｉｎ２・・・第２の入力部、 Ｏｕｔ・・・出力部、 Ｇ、Ｇｌ〜Ｃ８・・・ゲート、 Ｄ、ＤＩ−ＤＢ・・・ドレイン、 Ｓ、５ｌ−３８・・・ソース、 ＤＲＩ−ＤＲ４・・・ダイオード、 Ａ１−Ａ４・・・アノード、 Ｋ１−に２・・・カソード。
、 第２図は、本発明に係る第２の半導体集積回路の原理図
、 第３図は、本発明に係る第３の半導体集積回路の原理図
、 第４図は、本発明に係る第４の半導体集積回路の原理図
、 第５図は、本発明に係る第５の半導体集積回路の原理図
、 第６図は、本発明に係る第６の半導体集積回路の原理図
、 第７図は、本発明の第１の実施例に係るＧａＡｓ ＥＣ
Ｌ出力インターフェース回路の構成図、第８図は、本発
明の第２の実施例に係るＧａＡｓ ＥＣＬ出力インター
フェース回路の構成図、第９図は、本発明の第３の実施
例に係るＧａＡｓ ＥＣＬ出力インターフェース回路の
構成図、第１０図は、本発明の第４の実施例に係るＧａ
Ａｓ ＥＣＬ出力インターフェース回路の構成図、第１
１図は、本発明の第５の実施例に係るＧａＡｓ ＥＣＬ
出力インターフェース回路の構成図、第１２図は、本発
明の第６の実施例に係るＧａＡｓ ＥＣＬ出力インター
フェース回路の構成図、第１３図は、本発明の第７の実
施例に係るＧａＡｓ ＥＣＬ出力インターフェース回路
の構成図、第１４図は、本発明の第７の実施例に係るト
ランジスタ特性の実験回路図、 第１５図は、本発明の第７の実施例に係る出力インピー
ダンス特性図、 第１６図は、本発明の第７の実施例に係る出力レベル特
性図、 第１７図は、本発明の第８の実施例に係るＧａＡｓ Ｅ
ＣＬ出力インターフェース回路の構成図、第１８図は、
本発明の第９の実施例に係るＧａＡｓ ＥＣＬ出力イン
ターフェース回路の構成図、第１９図は、本発明の第１
０の実施例に係るＧａＡｓ ＥＣＬ出力インターフェー
ス回路の構成図、第２０図は、本発明の第１１の実施例
に係るＧａＡｓ ＥＣＬ出力インターフェース回路の構
成図、第２１図は、本発明の第１２の実施例に係るＧａ
Ａｓ ＥＣＬ出力インターフェース回路の構成図、第２
２図は、従来例に係るＧａＡｓＥ ＣＬ出力インターフ
ェース回路の構成図、 第２３図は、従来例に係るＧａＡｓＥ ＣＬ出力インタ
ーフェース回路の他の回路図、 第２４図は、従来例に係る問題点を説明するトランジス
タ特性図である。 （符号の説明） ＴＯ・・・出力用トランジスタ、 Ｔ１〜Ｔ８・・・第１〜第８の駆動トランジスタ、１１
Ａ、１１Ｂ・・・第１．第２の出力駆動回路、１２・・
・第１の動作保護回路、 １３Ａ、１３Ｂ・・・第１．第２の出力レヘル調整回路
、１４・・・第２の動作保護回路、 １５・・・動作遅延回路、 ＧＮＤ・・・第１の電源、 ＶＳＳｌ・・・第２のｉｔ源、 ＶＳＳ２・・・第３の電源、 ｉｎｌ・・・第１の入力部、 ｉｎ２・・・第２の入力部、 Ｏｕｔ・・・出力部、 Ｇ、Ｇｌ〜Ｃ８・・・ゲート、 Ｄ、ＤＩ−ＤＢ・・・ドレイン、 Ｓ、５ｌ−３８・・・ソース、 ＤＲＩ−ＤＲ４・・・ダイオード、 Ａ１−Ａ４・・・アノード、 Ｋ１−に２・・・カソード。
Claims (7)
- （１）ドレイン（Ｄ）が第１の電源線（ＧＮＤ）に接続
され、ソース（Ｓ）が出力部（Ｏｕｔ）に接続された出
力用トランジスタ（ＴＯ）と、前記出力用トランジスタ
（ＴＯ）のゲート（Ｇ）に接続された第１の出力駆動回
路（１１Ａ）とを具備し、前記第１の出力駆動回路（１
１Ａ）は、ドレイン（Ｄ１）が第１の電源（ＧＮＤ）に
接続され、ソース（Ｓ１）が前記出力用トランジスタ（
ＴＯ）のゲート（Ｇ）に接続され、ゲート（Ｇ１）が第
１の入力部（ｉｎ１）に接続された第１の駆動トランジ
スタ（Ｔ１）と、 ドレイン（Ｄ２）及びゲート（Ｇ２）が接続されて前記
出力用トランジスタ（ＴＯ）のゲート（Ｇ）に接続され
た第２の駆動トランジスタ（Ｔ２）と、 ドレイン（Ｄ３）が前記第２の駆動トランジスタ（Ｔ２
）のソース（Ｓ２）に接続され、ソース（Ｓ３）が第２
の電源（ＶＳＳ１）に接続され、ゲート（Ｇ３）が第２
の入力部（ｉｎ２）に接続された第３の駆動トランジス
タ（Ｔ３）から成ることを特徴とする半導体集積回路。 - （２）請求項１記載の半導体集積回路において、前記出
力用トランジスタ（ＴＯ）と並列に第１の動作保護回路
（１２）が設けられ、 前記第１の動作保護回路（１２）は、カソード（Ｋ１）
が第１の電源（ＧＮＤ）に接続され、アノード（Ａ１）
が前記出力用トランジスタ（ＴＯ）のソース（Ｓ）に接
続された一以上の第１のダイオード（ＤＲ１）から成る
ことを特徴とする半導体集積回路。 - （３）請求項１記載の半導体集積回路において、前記出
力用トランジスタ（ＴＯ）と第１の出力駆動回路（１１
Ａ）との間に、第１の出力レベル調整回路（１３Ａ）が
設けられ、 前記第１の出力レベル調整回路（１３Ａ）は、ドレイン
（Ｄ４）及びゲート（Ｇ４）が接続されて前記出力用ト
ランジスタ（ＴＯ）のゲート（Ｇ）に接続された第４の
駆動トランジスタ（Ｔ４）と、ドレイン（Ｄ５）が前記
第４の駆動トランジスタ（Ｔ４）のソース（Ｓ４）に接
続され、ゲート（Ｇ５）及びソース（Ｓ５）が接続され
て第２の電源（ＶＳＳ１）に接続された第５の駆動トラ
ンジスタ（Ｔ５）と、 アノード（Ａ２）が第１の電源（ＧＮＤ）に接続され、
カソード（Ｋ２）が前記第５の駆動トランジスタ（Ｔ５
）のドレイン（Ｄ５）に接続された第２のダイオード（
ＤＲ２）から成ることを特徴とする半導体集積回路。 - （４）請求項３記載の半導体集積回路において、前記第
１の出力レベル調整回路（１３Ａ）に第２の動作保護回
路（１４）が付加された第２の出力レベル調整回路（１
３Ｂ）を具備し、 前記第２の動作保護回路（１４）は、アノード（Ａ３）
が前記第２のダイオード（Ｄ２）のカソード（Ｋ２）に
接続され、カソード（Ｋ３）が前記第５の駆動トランジ
スタ（Ｔ５）のドレイン（Ｄ５）に接続された一以上の
第３のダイオード（ＤＲ３）と、 アノード（Ａ４）が前記第４の駆動トランジスタ（Ｔ５
）のソース（Ｓ４）に接続され、カソード（Ｋ４）が前
記第５の駆動トランジスタ（Ｔ５）のドレイン（Ｄ５）
に接続された一以上の第４のダイオード（ＤＲ４）から
成ることを特徴とする半導体集積回路。 - （５）請求項１記載の半導体集積回路において、前記出
力用トランジスタ（ＴＯ）のゲート（Ｇ）と第２の電源
（ＶＳＳ１）との間に、動作遅延回路（１５）が設けら
れ、 前記動作遅延回路（１５）が容量素子（Ｃ）を含むこと
を特徴とする半導体集積回路。 - （６）請求項１記載の半導体集積回路において、前記第
１の出力駆動回路（１１Ａ）の第１、第２の入力部（ｉ
ｎ１、ｉｎ２）に、駆動補助回路（１６）を付加した第
２の出力駆動回路（１１Ｂ）が設けられ、 前記第２の出力駆動回路（１１Ｂ）は、ドレイン（Ｄ６
）が第１の電源線（ＧＮＤ）に接続され、ソース（Ｓ６
）が前記出力用トランジスタ（ＴＯ）のゲート（Ｇ）に
接続され、ゲート（Ｇ６）が前記第１の出力駆動回路（
１１Ａ）の第１の入力部（ｉｎ１）に接続された第６の
駆動トランジスタ（Ｔ６）と、 ドレイン（Ｄ７）が第１の電源（ＧＮＤ）に接続され、
ソース（Ｓ７）及びゲート（Ｇ７）が接続されて前記第
７の駆動トランジスタ（Ｔ７）のゲート（Ｇ７）に接続
された第７の駆動トランジスタ（Ｔ７）と、 ドレイン（Ｄ８）が前記第７の駆動トランジスタ（Ｔ７
）のソース（Ｓ７）に接続され、ソース（Ｓ８）が第２
の電源（ＶＳＳ１）に接続され、ゲート（Ｇ８）が前記
第１の出力駆動回路（１１Ａ）の第２の入力部（ｉｎ２
）に接続された第８の駆動トランジスタ（Ｔ８）から成
ることを特徴とする半導体集積回路。 - （７）請求項１、２及び６記載の半導体集積回路におい
て、 前記出力用トランジスタ（ＴＯ）、第２、第３、第４の
駆動トランジスタ（Ｔ２、Ｔ３、Ｔ４）及び前記第６、
第８の駆動トランジスタ（Ｔ６、Ｔ８）がエンハンスメ
ント型のショットキー障壁電界効果トランジスタから成
り、 前記第１の駆動トランジスタ（Ｔ１）、第５の駆動トラ
ンジスタ（Ｔ５）及び前記第７の駆動トランジスタ（Ｔ
７）がディプレッション型のショットキー障壁電界効果
トランジスタから成ることを特徴とする半導体集積回路
。
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