JPH03270408A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH03270408A JPH03270408A JP2070708A JP7070890A JPH03270408A JP H03270408 A JPH03270408 A JP H03270408A JP 2070708 A JP2070708 A JP 2070708A JP 7070890 A JP7070890 A JP 7070890A JP H03270408 A JPH03270408 A JP H03270408A
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- RICKKZXCGCSLIU-UHFFFAOYSA-N 2-[2-[carboxymethyl-[[3-hydroxy-5-(hydroxymethyl)-2-methylpyridin-4-yl]methyl]amino]ethyl-[[3-hydroxy-5-(hydroxymethyl)-2-methylpyridin-4-yl]methyl]amino]acetic acid Chemical group CC1=NC=C(CO)C(CN(CCN(CC(O)=O)CC=2C(=C(C)N=CC=2CO)O)CC(O)=O)=C1O RICKKZXCGCSLIU-UHFFFAOYSA-N 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018535—Interface arrangements of Schottky barrier type [MESFET]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目 次〕
概要
産業上の利用分野
従来の技術(第22.第23図)
発明が解決しようとする課B(第24図)課題を解決す
るための手段(第1〜第6図)作用 実施例 (i)第1の実施例(第7図) (ii )第2の実施例(第8図) (市)第3の実施例(第9図) (tv)第4の実施例(第10図) (v)第5の実施例(第11図) (vi)第6の実施例(第12図) (vi)第7の実施例(第13〜第16図)(vi)第
8の実施例(第17図) (ix)第9の実施例(第18図) (x)第10の実施例(第19図) (xi)第11の実施例(第20図) (xii)第12の実施例(第21図)発明の効果 〔概 要〕 半導体集積回路、特にGaAs F E T (シヲヅ
トキー障壁電界効果トランジスタ)を用いた論理回路L
SIの出力インターフェース回路に関し、該回路の出力
用トランジスタのゲートバイアス方法を工夫して、出力
「L」レベル時の出力インピーダンスの低減化及び出力
rH,レベル時の出力電圧の上昇化を図り、GaAsE
CL出力インターフェース回路とECL回路との整合性
の向上を図ることを目的とし、 その第1の回路は、ドレインが第1の電源線に接続され
、ソースが出力部に接続された出力用トランジスタと、
前記出力用トランジスタのゲートに接続された第1の出
力駆動回路とを具備し、前記第1の出力駆動回路は、ド
レインが第1の電源に接続され、ソースが前記出力用ト
ランジスタのゲートに接続され、ゲートが第1の入力部
に接続された第1の駆動トランジスタと、ドレイン及び
ゲートが接続されて前記出力用トランジスタのゲートに
接続された第2の駆動トランジスタと、ドレインが前記
第2の駆動トランジスタのソースに接続され、ソースが
第2の電源に接続され、ゲートが第2の入力部に接続さ
れた第3の駆動トランジスタから成ることを含み構威し
、 その第2の回路は、第1の回路において、前記出力用ト
ランジスタと並列に第2の動作保護回路が設けられ、前
記第2の動作保護回路は、カソードが第1の電源に接続
され、アノードが前記出力用トランジスタのソースに接
続された一以上の第4のダイオードから成ることを含み
構威し、その第3の回路は第1の回路において、前記出
力用トランジスタと第1の出力駆動回路との間に、第1
の出力レベル調整回路が設けられ、前記第1の出力レベ
ル調整回路は、ドレイン及びゲートが接続されて前記出
力用トランジスタのゲートに接続された第4の駆動トラ
ンジスタと、ドレインが前記第4の駆動トランジスタの
ソースに接続され。
るための手段(第1〜第6図)作用 実施例 (i)第1の実施例(第7図) (ii )第2の実施例(第8図) (市)第3の実施例(第9図) (tv)第4の実施例(第10図) (v)第5の実施例(第11図) (vi)第6の実施例(第12図) (vi)第7の実施例(第13〜第16図)(vi)第
8の実施例(第17図) (ix)第9の実施例(第18図) (x)第10の実施例(第19図) (xi)第11の実施例(第20図) (xii)第12の実施例(第21図)発明の効果 〔概 要〕 半導体集積回路、特にGaAs F E T (シヲヅ
トキー障壁電界効果トランジスタ)を用いた論理回路L
SIの出力インターフェース回路に関し、該回路の出力
用トランジスタのゲートバイアス方法を工夫して、出力
「L」レベル時の出力インピーダンスの低減化及び出力
rH,レベル時の出力電圧の上昇化を図り、GaAsE
CL出力インターフェース回路とECL回路との整合性
の向上を図ることを目的とし、 その第1の回路は、ドレインが第1の電源線に接続され
、ソースが出力部に接続された出力用トランジスタと、
前記出力用トランジスタのゲートに接続された第1の出
力駆動回路とを具備し、前記第1の出力駆動回路は、ド
レインが第1の電源に接続され、ソースが前記出力用ト
ランジスタのゲートに接続され、ゲートが第1の入力部
に接続された第1の駆動トランジスタと、ドレイン及び
ゲートが接続されて前記出力用トランジスタのゲートに
接続された第2の駆動トランジスタと、ドレインが前記
第2の駆動トランジスタのソースに接続され、ソースが
第2の電源に接続され、ゲートが第2の入力部に接続さ
れた第3の駆動トランジスタから成ることを含み構威し
、 その第2の回路は、第1の回路において、前記出力用ト
ランジスタと並列に第2の動作保護回路が設けられ、前
記第2の動作保護回路は、カソードが第1の電源に接続
され、アノードが前記出力用トランジスタのソースに接
続された一以上の第4のダイオードから成ることを含み
構威し、その第3の回路は第1の回路において、前記出
力用トランジスタと第1の出力駆動回路との間に、第1
の出力レベル調整回路が設けられ、前記第1の出力レベ
ル調整回路は、ドレイン及びゲートが接続されて前記出
力用トランジスタのゲートに接続された第4の駆動トラ
ンジスタと、ドレインが前記第4の駆動トランジスタの
ソースに接続され。
ゲート及びソースが接続されて第2の電源に接続された
第5の駆動トランジスタと、アノードが第1の電源に接
続され、カソードが前記第5の駆動トランジスタのドレ
インに接続された第1のダイオードから成ることを含み
構威し、 その第4の回路は、第3の回路において、前記第1の出
力レベル調整回路に第1の動作保護回路が付加された第
2の出力レベル調整回路を具備し、前記第1の動作保護
回路は、アノードが前記第1のダイオードのカソードに
接続され、カソードが前記第5の駆動トランジスタのド
レインに接続された一以上の第2のダイオードと、アノ
ードが前記第4の駆動トランジスタのソースに接続され
。
第5の駆動トランジスタと、アノードが第1の電源に接
続され、カソードが前記第5の駆動トランジスタのドレ
インに接続された第1のダイオードから成ることを含み
構威し、 その第4の回路は、第3の回路において、前記第1の出
力レベル調整回路に第1の動作保護回路が付加された第
2の出力レベル調整回路を具備し、前記第1の動作保護
回路は、アノードが前記第1のダイオードのカソードに
接続され、カソードが前記第5の駆動トランジスタのド
レインに接続された一以上の第2のダイオードと、アノ
ードが前記第4の駆動トランジスタのソースに接続され
。
カソードが前記第5の駆動トランジスタのドレインに接
続された一以上の第3のダイオードから成ることを含み
構威し、 その第5の回路は、第1の回路において、前記出力用ト
ランジスタのゲートと第2の電源との間に、動作遅延回
路が設けられ、前記動作遅延回路が容量素子を含むこと
を含み構威し、 その第6の回路は、第1の回路において、前記第1の出
力駆動回路の第1.第2の入力部に、駆動補助回路を付
加した第2の出力駆動回路が設けられ、前記第2の出力
駆動回路は、ドレインが第1のta線に接続され、ソー
スが前記出力用トランジスタのゲートに接続され、ゲー
トが前記第1の出力駆動回路の第1の入力部に接続され
た第6の駆動トランジスタと、ドレインが第1の電源に
接続され、ソース及びゲートが接続されて前記第7の駆
動トランジスタのゲートに接続された第7の駆動トラン
ジスタと、ドレインが前記第7の駆動トランジスタのソ
ースに接続され、ソースが第2の電源に接続され、ゲー
トが前記第1の出力駆動回路の第2の入力部に接続され
た第8の駆動トランジスタから成ることを含み構成し、
その第1.第3及び6の回路において、前記出力用トラ
ンジスタ、第2.第3の駆動トランジスタ、第4の駆動
トランジスタ及び第6.第8の駆動トランジスタがエン
ハンスメント型のショットキー障壁電界効果トランジス
タから戒り、前記第1の駆動トランジスタ、第5の駆動
トランジスタ及び第7の駆動トランジスタがデイブレン
ジョン型のショットキー障壁電界効果トランジスタから
戒ることを含み構成する。
続された一以上の第3のダイオードから成ることを含み
構威し、 その第5の回路は、第1の回路において、前記出力用ト
ランジスタのゲートと第2の電源との間に、動作遅延回
路が設けられ、前記動作遅延回路が容量素子を含むこと
を含み構威し、 その第6の回路は、第1の回路において、前記第1の出
力駆動回路の第1.第2の入力部に、駆動補助回路を付
加した第2の出力駆動回路が設けられ、前記第2の出力
駆動回路は、ドレインが第1のta線に接続され、ソー
スが前記出力用トランジスタのゲートに接続され、ゲー
トが前記第1の出力駆動回路の第1の入力部に接続され
た第6の駆動トランジスタと、ドレインが第1の電源に
接続され、ソース及びゲートが接続されて前記第7の駆
動トランジスタのゲートに接続された第7の駆動トラン
ジスタと、ドレインが前記第7の駆動トランジスタのソ
ースに接続され、ソースが第2の電源に接続され、ゲー
トが前記第1の出力駆動回路の第2の入力部に接続され
た第8の駆動トランジスタから成ることを含み構成し、
その第1.第3及び6の回路において、前記出力用トラ
ンジスタ、第2.第3の駆動トランジスタ、第4の駆動
トランジスタ及び第6.第8の駆動トランジスタがエン
ハンスメント型のショットキー障壁電界効果トランジス
タから戒り、前記第1の駆動トランジスタ、第5の駆動
トランジスタ及び第7の駆動トランジスタがデイブレン
ジョン型のショットキー障壁電界効果トランジスタから
戒ることを含み構成する。
本発明は、半導体集積回路に関するものであり、更に詳
しく言えばGaAs F E T (ショットキー障壁
電界効果トランジスタ)を用いた論理回路LSIの出力
インターフェース回路に関するものである。
しく言えばGaAs F E T (ショットキー障壁
電界効果トランジスタ)を用いた論理回路LSIの出力
インターフェース回路に関するものである。
近年、GaAs F E Tの集積度の向上に伴い低消
費電力、かつ高速動作を特徴とするGaAs論理LS4
がデータ処理装置等の信号回路分野に多く利用されはじ
めている。
費電力、かつ高速動作を特徴とするGaAs論理LS4
がデータ処理装置等の信号回路分野に多く利用されはじ
めている。
ところで、このような分野にGaAs論理LSIを使用
する場合、従来の信号処理回路がバイポーラトランジス
タを主構成とするECL (gaIitter Cou
pled Logic )回路であるため、両回路の入
出力の整合をとらなければならない。
する場合、従来の信号処理回路がバイポーラトランジス
タを主構成とするECL (gaIitter Cou
pled Logic )回路であるため、両回路の入
出力の整合をとらなければならない。
そこで、GaAs論理LSIの出力トランジスタの出力
レベルとECL回路のバイポーラトランジスタの入力レ
ベルとを精度良く整合させることができる回路が望まれ
ている。
レベルとECL回路のバイポーラトランジスタの入力レ
ベルとを精度良く整合させることができる回路が望まれ
ている。
第22〜第24図は従来例に係る説明図である。
第22図は、従来例に係るGaAs E CL出力イン
ターフェース回路の構成図を示している。
ターフェース回路の構成図を示している。
図において、例えば、2を源供給方式のECL出力イン
ターフェース回路は、トランジスタT21゜T22から
戒る入力バッファ回路1と、トランジスタT23.
T24.ダイオードDR21から戒るレベルシフト回路
2と、トランジスタT25. T26. T27゜T2
8から戒る駆動能力の高いスーパーバッファ回路3と、
出力用トランジスタT00と、トランジスタT29.
T2Oから成る出力レベル調整回路4と、出力終端抵抗
RLから構成されている。
ターフェース回路は、トランジスタT21゜T22から
戒る入力バッファ回路1と、トランジスタT23.
T24.ダイオードDR21から戒るレベルシフト回路
2と、トランジスタT25. T26. T27゜T2
8から戒る駆動能力の高いスーパーバッファ回路3と、
出力用トランジスタT00と、トランジスタT29.
T2Oから成る出力レベル調整回路4と、出力終端抵抗
RLから構成されている。
トランジスタT21. T24. T25. T29及
びT2Oは、GaAs化合物半導体を主構成とするデイ
ブレンジョン型のショットキー障壁電界効果トランジス
タから戒り、トランジスタT22. T23. T26
. T27、 T2B及びTOOは、エンハンスメント
型のショットキー障壁電界効果トランジスタから成る。
びT2Oは、GaAs化合物半導体を主構成とするデイ
ブレンジョン型のショットキー障壁電界効果トランジス
タから戒り、トランジスタT22. T23. T26
. T27、 T2B及びTOOは、エンハンスメント
型のショットキー障壁電界効果トランジスタから成る。
また、トランジスタTOOのソースS、すなわち、出力
端子Outに接続された出力終端抵抗RLの機能は、該
出力インターフェース回路の出力レベルとECL回路2
の入力レベルとの整合をとるものである。抵抗値は通常
50〔Ω〕程度であり、出力インターフェース回路をE
CL回路5に接続した場合、信号波の反射等を防止する
ものである。
端子Outに接続された出力終端抵抗RLの機能は、該
出力インターフェース回路の出力レベルとECL回路2
の入力レベルとの整合をとるものである。抵抗値は通常
50〔Ω〕程度であり、出力インターフェース回路をE
CL回路5に接続した場合、信号波の反射等を防止する
ものである。
さらに、出力レベル調整回路4は一種の電流源であり、
出力レベルを立ち上げる機能を有している。
出力レベルを立ち上げる機能を有している。
5はECL回路であり、例えばnpn型のバイポーラト
ランジスタQl、Q2および動作設定用抵抗R1,R2
からなる差動増幅回路より構成されている。
ランジスタQl、Q2および動作設定用抵抗R1,R2
からなる差動増幅回路より構成されている。
これにより、例えば入力バンファ回路1のトランジスタ
T22のゲートに論理信号rH」レベルが入力されると
、レベルシフト回路2.スーパーバッファ回路3及び出
力用トランジスタTOOのスイッチング動作により該レ
ベルが反転・非反転されて出力端子Outから出力rH
,レベルの論理信号が出力される。この出力rH,レベ
ルをECLli路5のトランジスタQ1のベースBに入
力することができる。
T22のゲートに論理信号rH」レベルが入力されると
、レベルシフト回路2.スーパーバッファ回路3及び出
力用トランジスタTOOのスイッチング動作により該レ
ベルが反転・非反転されて出力端子Outから出力rH
,レベルの論理信号が出力される。この出力rH,レベ
ルをECLli路5のトランジスタQ1のベースBに入
力することができる。
なお、第23図(a ’)〜(c)は、従来例に係るG
aAs E CL出力インターフェース回路の他の回路
図を示している。
aAs E CL出力インターフェース回路の他の回路
図を示している。
同図(a)、(c)は、1′@源供給方式の出力インタ
ーフェース回路例である。同図(a)は出力用トランジ
スタTOOがスーパーバッファ回路3により駆動される
回路を示しており、同図(c)は、それがノーマルバッ
ファ回路6により駆動される回路を示している。また、
同図(b)は、2電源供給力式の他の出力インターフェ
ース回路例であり、該トランジスタTOOがノーマルバ
ッファ回路6により駆動される回路を示している。
ーフェース回路例である。同図(a)は出力用トランジ
スタTOOがスーパーバッファ回路3により駆動される
回路を示しており、同図(c)は、それがノーマルバッ
ファ回路6により駆動される回路を示している。また、
同図(b)は、2電源供給力式の他の出力インターフェ
ース回路例であり、該トランジスタTOOがノーマルバ
ッファ回路6により駆動される回路を示している。
ところで、従来例のECL出力インターフェース回路に
よれば出力用トランジスタTOOのソースSと接地線G
NDとの間に出力レベル調整回路4.を接続したり、該
ソースSと電源VSSとの間に出力終端抵抗RLを接続
してECL回路5との整合を採っている。しかし、以下
のような問題点を生ずることがある。
よれば出力用トランジスタTOOのソースSと接地線G
NDとの間に出力レベル調整回路4.を接続したり、該
ソースSと電源VSSとの間に出力終端抵抗RLを接続
してECL回路5との整合を採っている。しかし、以下
のような問題点を生ずることがある。
■ すなわち、第24図(a)のトランジスタ特性に示
すように出力インピーダンスが出力「L」レヘル時に数
〔KΩ〕単位の高い値になる。例えば、第14図のよう
な実験回路により第22図のECL出力インターフェー
ス回路の出力特性を測定した場合、その電流・電圧特性
から得られる出力インピーダンス(出力微分抵抗)が約
8(KΩ)と高くなるものである。このため、数(GH
2)以上の高速信号を取り扱うとすると、信号波の反射
等により伝送信号波形に歪みを招くおそれがある。
すように出力インピーダンスが出力「L」レヘル時に数
〔KΩ〕単位の高い値になる。例えば、第14図のよう
な実験回路により第22図のECL出力インターフェー
ス回路の出力特性を測定した場合、その電流・電圧特性
から得られる出力インピーダンス(出力微分抵抗)が約
8(KΩ)と高くなるものである。このため、数(GH
2)以上の高速信号を取り扱うとすると、信号波の反射
等により伝送信号波形に歪みを招くおそれがある。
■ また、第24図(b)のトランジスタ特性に示すよ
うに出力「H」レヘルが低くなる。これは、第22図及
び第23図(a)に示すように特にスーパーバッファ回
路3を用いた出力インターフェース回路においては、出
力rH」レヘル時にトランジスタT27を介して出力用
トランジスタTOOをバイアスするため該トランジスタ
T27. TOOの2個分の闇値電圧だけ出力rH,レ
ベルが降下する。これを防止するために出力レベル調整
回路4を挿入する方法がとられている。
うに出力「H」レヘルが低くなる。これは、第22図及
び第23図(a)に示すように特にスーパーバッファ回
路3を用いた出力インターフェース回路においては、出
力rH」レヘル時にトランジスタT27を介して出力用
トランジスタTOOをバイアスするため該トランジスタ
T27. TOOの2個分の闇値電圧だけ出力rH,レ
ベルが降下する。これを防止するために出力レベル調整
回路4を挿入する方法がとられている。
しかし、先と同様な実験回路により第22図のECL出
力インターフェース回路の出力特性を測定すると、該回
路4を挿入した場合であっても、その電圧特性から得ら
れる出力rH,レベルが低くなることがある。
力インターフェース回路の出力特性を測定すると、該回
路4を挿入した場合であっても、その電圧特性から得ら
れる出力rH,レベルが低くなることがある。
このため、ECL回路5が要求する入力レベル例えば、
ECLIOKシリーズの入力rH,レベル(7) !
圧範囲VOH= −0,98〜−0,81(V )の規
定値を満足できず、適正な整合ができない。
ECLIOKシリーズの入力rH,レベル(7) !
圧範囲VOH= −0,98〜−0,81(V )の規
定値を満足できず、適正な整合ができない。
■ さらに、出力用トランジスタTOOの製造プロセス
のバラつきにより、その閾値電圧がバラつくことがある
。このため、闇値電圧のばらつきが出力レベルに直接現
れ、信号伝達動作の不具合からECL回路が誤動作をす
る原因となる。
のバラつきにより、その閾値電圧がバラつくことがある
。このため、闇値電圧のばらつきが出力レベルに直接現
れ、信号伝達動作の不具合からECL回路が誤動作をす
る原因となる。
■ また、現状のECL回路の動作がGaAs E C
L出力インターフェース回路の動作に比べて遅いことか
ら出力rH,レベルから「L」レベル、出力「L」レベ
ルからrH,レベルに変化する時間が整合しなくなる状
態を招くことがある。
L出力インターフェース回路の動作に比べて遅いことか
ら出力rH,レベルから「L」レベル、出力「L」レベ
ルからrH,レベルに変化する時間が整合しなくなる状
態を招くことがある。
このため、高速信号を取り扱うとすると、信号波の立ち
上がり部や立ち下がり部が過度的に振動をするリンギン
グ現象を招く恐れがある。
上がり部や立ち下がり部が過度的に振動をするリンギン
グ現象を招く恐れがある。
本発明は、かかる従来例の問題点に鑑み創作されたもの
であり、出力用トランジスタのゲートバイアス方法を工
夫して、出力「L」レベル時の出力インピーダンスの低
減化及び出力rH」レベル時の出力電圧の上昇化を図り
、GaAs E CL出力インターフェース回路とEC
L回路との整合性の向上を図ることを可能とする半導体
集積回路の提供を目的とする。
であり、出力用トランジスタのゲートバイアス方法を工
夫して、出力「L」レベル時の出力インピーダンスの低
減化及び出力rH」レベル時の出力電圧の上昇化を図り
、GaAs E CL出力インターフェース回路とEC
L回路との整合性の向上を図ることを可能とする半導体
集積回路の提供を目的とする。
第1〜第6図は、本発明に係る第1〜第6の半導体集積
回路に係る原理図をそれぞれ示している。
回路に係る原理図をそれぞれ示している。
その第1の回路は、ドレインDが第1の電源線GNDに
接続され、ソースSが出力部Outに接続された出力用
トランジスタTOと、前記出力用トランジスタTOのゲ
ートGに接続された第1の出力駆動回路11Aとを具備
し、前記第1の出力駆動回路11Aは、ドレインDIが
第1の電源GNDに接続され、ソースS1が前記出力用
トランジスタTOのゲートGに接続され、ゲートGlが
第1の入力部inlに接続された第1の駆動トランジス
タT1と、ドレインD2及びゲートG2が接続されて前
記出力用トランジスタToのゲートGに接続された第2
の駆動トランジスタT2と、ドレインD3が前記第2の
駆動トランジスタT2のソースS2に接続され、ソース
S3が第2の電源VSS】に接続され、ゲートG3が第
2の入力部in2に接続された第3の駆動トランジスタ
T3から成ることを特徴とし、 その第2の回路は、第1の回路において、前記出力用ト
ランジスタTOと並列に第1の動作保護回路12が設け
られ、前記第1の動作保護回路12は、カソードに1が
第1の電acNnに接続され、アノードA1が前記出力
用トランジスタTOのソースSに接続された一以上の第
1のダイオードDR1から成ることを特徴とし、 その第3の回路は、第1の回路において、前記出力用ト
ランジスタTOと第1の出力駆動回路11Aとの間に、
第1の出力レベル調整回路13Aが設けられ、前記第1
の出力レベル調整回路13Aは、ドレインD4及びゲー
トG4が接続されて前記出力用トランジスタToのゲー
トGに接続された第4の駆動トランジスタT4と、ドレ
インD5が前記第4の駆動トランジスタT4のソースS
4に接続され、ゲートG5及びソースS5が接続されて
第2の電源VSSIに接続された第5の駆動トランジス
タT5と、アノードA2が第1の電源C,NDに接続さ
れ、カソードに2が前記第5の駆動トランジスタT5の
ドレインD5に接続された第2のダイオードDR2から
成ることを特徴とし、その第4の回路は、第3の回路に
おいて、前記第1の出力レベル調整回路13Aに第2の
動作保護回路14が付加された第2の出力レベル調整回
路13Bを具備し、前記第1の動作保護回路14は、ア
ノードA3が前記第2のダイオードDR2のカソードに
2に接続され、カソードに3が前記第5の駆動トランジ
スタT5のドレインD5に接続された一以上の第3のダ
イオードDR3と、アノードA4が前記第4の駆動トラ
ンジスタT5のソースS4に接続され、カソードに4が
前記第5の駆動トランジスタT5のドレインD5に接続
された一以上の第4のダイオードDR4から成ることを
特徴とし、 その第5の回路は、第1の回路において、前記出力用ト
ランジスタToのゲートGと第2の電源vss1との間
に、動作遅延回路15が設けられ、前記動作遅延回路1
5が容量素子Cを含むことを特徴とし、 その第6の回路は、第1の回路において、前記第1の出
力駆動回路11Aの第1.第2の入力部in1、in2
に、駆動補助回路16を付加した第2の出力駆動回路1
1Bが設けられ、前記第2の出力駆動回路11Bは、ド
レインD6が第1の電源線GNDに接続され、ソースS
6が前記出力用トランジスタToのゲートGに接続され
、ゲートG6が前記第1の出力駆動回路11Aの第1の
入力部inlに接続された第6の駆動トランジスタT6
と、ドレインD7が第1の電源GNDに接続され、ソー
スs7及びゲートG7が接続されて前記第7の駆動トラ
ンジスタT7のゲートG7に接続された第7の駆動トラ
ンジスタT7と、ドレインD8が前記第7の駆動トラン
ジスタT7のソースS7に接続され、ソースS8が第2
の電源VSS1に接続され、ゲートG8が前記第1の出
力駆動回路11Aの第2の入力部in2に接続された第
8の駆動トランジスタT8から成ることを特徴とし、 前記第1.第3及び第6の回路において、前記出力用ト
ランジスタTO1第2.第3の駆動トランジスタT2.
T3.前記第4の駆動トランジスタT4及び前記第6.
第8の駆動トランジスタT6、T8がエンハンスメント
型のショットキー障壁電界効果トランジスタから成り、 前記第1の駆動トランジスタTI、前記第5の駆動トラ
ンジスタT4及び前記第7の駆動トランジスタT7がデ
ィプレッション型のショットキー障壁電界効果トランジ
スタから成ることを特徴とし、上記目的を達成する。
接続され、ソースSが出力部Outに接続された出力用
トランジスタTOと、前記出力用トランジスタTOのゲ
ートGに接続された第1の出力駆動回路11Aとを具備
し、前記第1の出力駆動回路11Aは、ドレインDIが
第1の電源GNDに接続され、ソースS1が前記出力用
トランジスタTOのゲートGに接続され、ゲートGlが
第1の入力部inlに接続された第1の駆動トランジス
タT1と、ドレインD2及びゲートG2が接続されて前
記出力用トランジスタToのゲートGに接続された第2
の駆動トランジスタT2と、ドレインD3が前記第2の
駆動トランジスタT2のソースS2に接続され、ソース
S3が第2の電源VSS】に接続され、ゲートG3が第
2の入力部in2に接続された第3の駆動トランジスタ
T3から成ることを特徴とし、 その第2の回路は、第1の回路において、前記出力用ト
ランジスタTOと並列に第1の動作保護回路12が設け
られ、前記第1の動作保護回路12は、カソードに1が
第1の電acNnに接続され、アノードA1が前記出力
用トランジスタTOのソースSに接続された一以上の第
1のダイオードDR1から成ることを特徴とし、 その第3の回路は、第1の回路において、前記出力用ト
ランジスタTOと第1の出力駆動回路11Aとの間に、
第1の出力レベル調整回路13Aが設けられ、前記第1
の出力レベル調整回路13Aは、ドレインD4及びゲー
トG4が接続されて前記出力用トランジスタToのゲー
トGに接続された第4の駆動トランジスタT4と、ドレ
インD5が前記第4の駆動トランジスタT4のソースS
4に接続され、ゲートG5及びソースS5が接続されて
第2の電源VSSIに接続された第5の駆動トランジス
タT5と、アノードA2が第1の電源C,NDに接続さ
れ、カソードに2が前記第5の駆動トランジスタT5の
ドレインD5に接続された第2のダイオードDR2から
成ることを特徴とし、その第4の回路は、第3の回路に
おいて、前記第1の出力レベル調整回路13Aに第2の
動作保護回路14が付加された第2の出力レベル調整回
路13Bを具備し、前記第1の動作保護回路14は、ア
ノードA3が前記第2のダイオードDR2のカソードに
2に接続され、カソードに3が前記第5の駆動トランジ
スタT5のドレインD5に接続された一以上の第3のダ
イオードDR3と、アノードA4が前記第4の駆動トラ
ンジスタT5のソースS4に接続され、カソードに4が
前記第5の駆動トランジスタT5のドレインD5に接続
された一以上の第4のダイオードDR4から成ることを
特徴とし、 その第5の回路は、第1の回路において、前記出力用ト
ランジスタToのゲートGと第2の電源vss1との間
に、動作遅延回路15が設けられ、前記動作遅延回路1
5が容量素子Cを含むことを特徴とし、 その第6の回路は、第1の回路において、前記第1の出
力駆動回路11Aの第1.第2の入力部in1、in2
に、駆動補助回路16を付加した第2の出力駆動回路1
1Bが設けられ、前記第2の出力駆動回路11Bは、ド
レインD6が第1の電源線GNDに接続され、ソースS
6が前記出力用トランジスタToのゲートGに接続され
、ゲートG6が前記第1の出力駆動回路11Aの第1の
入力部inlに接続された第6の駆動トランジスタT6
と、ドレインD7が第1の電源GNDに接続され、ソー
スs7及びゲートG7が接続されて前記第7の駆動トラ
ンジスタT7のゲートG7に接続された第7の駆動トラ
ンジスタT7と、ドレインD8が前記第7の駆動トラン
ジスタT7のソースS7に接続され、ソースS8が第2
の電源VSS1に接続され、ゲートG8が前記第1の出
力駆動回路11Aの第2の入力部in2に接続された第
8の駆動トランジスタT8から成ることを特徴とし、 前記第1.第3及び第6の回路において、前記出力用ト
ランジスタTO1第2.第3の駆動トランジスタT2.
T3.前記第4の駆動トランジスタT4及び前記第6.
第8の駆動トランジスタT6、T8がエンハンスメント
型のショットキー障壁電界効果トランジスタから成り、 前記第1の駆動トランジスタTI、前記第5の駆動トラ
ンジスタT4及び前記第7の駆動トランジスタT7がデ
ィプレッション型のショットキー障壁電界効果トランジ
スタから成ることを特徴とし、上記目的を達成する。
本発明の第1の回路によれば、第1の駆動トランジスタ
T1と第3の駆動トランジスタT3との間に、第2の駆
動トランジスタT2が設けられ、該トランジスタTI、
T2のソースSl、D2が接続されて出力用トランジス
タTOのゲートGに接続されている。
T1と第3の駆動トランジスタT3との間に、第2の駆
動トランジスタT2が設けられ、該トランジスタTI、
T2のソースSl、D2が接続されて出力用トランジス
タTOのゲートGに接続されている。
このため、出力用トランジスタTOの闇値電圧に等しい
電位差を常に該トランジスタTOのゲートGのバイアス
電圧として印加することができる。
電位差を常に該トランジスタTOのゲートGのバイアス
電圧として印加することができる。
このことで、第15図の出力インピーダンス特性に示す
ように出力「L」レベル時の出力インピーダンスを数十
〔Ω〕単位の低い値にすることができる。これは、本発
明者の実験結果によれば、第14図のような実験回路に
より第13図のECL出力インターフェース回路の出力
特性を測定した場合、その電流・電圧特性から得られる
出力インピーダンス(出力微分抵抗)が約22〔Ω〕と
低くなり、従来例の出力インピーダンスに比べて、約1
/40になるものである。
ように出力「L」レベル時の出力インピーダンスを数十
〔Ω〕単位の低い値にすることができる。これは、本発
明者の実験結果によれば、第14図のような実験回路に
より第13図のECL出力インターフェース回路の出力
特性を測定した場合、その電流・電圧特性から得られる
出力インピーダンス(出力微分抵抗)が約22〔Ω〕と
低くなり、従来例の出力インピーダンスに比べて、約1
/40になるものである。
また、本発明の第1の回路によれば、第2の駆動トラン
ジスタT2と出力用トランジスタToとが共にエンハン
スメント型のショントキー障壁電界効果トランジスタか
ら構成されている。
ジスタT2と出力用トランジスタToとが共にエンハン
スメント型のショントキー障壁電界効果トランジスタか
ら構成されている。
このため、LSIの製造プロセス条件が第2の駆動トラ
ンジスタT2と出力用トランジスタTOとがほぼ同等に
受けることになる。このことで、製造プロセスによる出
力用トランジスタTOの闇値電圧のばらつきを、第2の
駆動トランジスタT2の闇値電圧のばらつきにより相互
に打ち消すことが可能となる。
ンジスタT2と出力用トランジスタTOとがほぼ同等に
受けることになる。このことで、製造プロセスによる出
力用トランジスタTOの闇値電圧のばらつきを、第2の
駆動トランジスタT2の闇値電圧のばらつきにより相互
に打ち消すことが可能となる。
これにより、信号波の反射等が起き難くなり伝送信号波
形を所定形状に維持することができ、数(GH2)以上
の高速信号を正確にECL回路に供給することが可能と
なる。
形を所定形状に維持することができ、数(GH2)以上
の高速信号を正確にECL回路に供給することが可能と
なる。
また、本発明の第2の回路によれば、第1の回路におい
て、出力用トランジスタTOと並列に一以上の第1のダ
イオードDPIから威る第1の動作保護回路12が設け
られている。
て、出力用トランジスタTOと並列に一以上の第1のダ
イオードDPIから威る第1の動作保護回路12が設け
られている。
このため、出力rH」レベルから出力「L」レベル、出
力「L」レベルから出力rH」レベルの変化時に逆方向
ii流が第1のダイオードDRIによリパスされること
から出力用トランジスタToの反転動作の保護をするこ
とが可能となる。
力「L」レベルから出力rH」レベルの変化時に逆方向
ii流が第1のダイオードDRIによリパスされること
から出力用トランジスタToの反転動作の保護をするこ
とが可能となる。
これにより、第1の回路の出力インピーダンスの低減化
に加えて出力回路の信頼性の向上を図ることが可能とな
る。
に加えて出力回路の信頼性の向上を図ることが可能とな
る。
さらに、本発明の第3の回路によれば、第1の回路にお
いて、出力用トランジスタTOと第1の出力駆動回路1
1Aとの間に、第4の駆動トランジスタT4.第5の駆
動トランジスタT5及び第2のダイオードDR2から成
る第1の出力レベル調整回路13Aが設けられている。
いて、出力用トランジスタTOと第1の出力駆動回路1
1Aとの間に、第4の駆動トランジスタT4.第5の駆
動トランジスタT5及び第2のダイオードDR2から成
る第1の出力レベル調整回路13Aが設けられている。
このため、第1の出力レヘル調整回路13Aでは、第1
の電源GNDから第2のダイオードDR2を介して電流
が流れ、第5の駆動トランジスタT5に定電圧が発生し
、第5の駆動トランジスタT5が出力用トランジスタT
OのゲートGを補正することができる。このことで、該
出力用トランジスタTOの闇値電圧のバラつきの影響が
極力抑制され、出力rH,レベルの変化幅を小さくする
ことが可能となる。
の電源GNDから第2のダイオードDR2を介して電流
が流れ、第5の駆動トランジスタT5に定電圧が発生し
、第5の駆動トランジスタT5が出力用トランジスタT
OのゲートGを補正することができる。このことで、該
出力用トランジスタTOの闇値電圧のバラつきの影響が
極力抑制され、出力rH,レベルの変化幅を小さくする
ことが可能となる。
これにより、ECL回路との整合性の向上を図ることが
可能となる。
可能となる。
さらに、本発明の第4の回路によれば、第2の回路にお
いて、第1の出力レベル調整回路13Aに一以上の第3
のダイオードDR3と、第4のダイオードDR4から成
る第2の動作保護回路14が付加された第2の出力レベ
ル調整回路13Bを具備している。
いて、第1の出力レベル調整回路13Aに一以上の第3
のダイオードDR3と、第4のダイオードDR4から成
る第2の動作保護回路14が付加された第2の出力レベ
ル調整回路13Bを具備している。
このため、第2の駆動トランジスタT2.第3の駆動ト
ランジスタT3及び第4の駆動トランジスタT4のrO
N、動作時に、第1の出力レベル調整回路13Aにおけ
る第1の電m G ND、第2のダイオードDR2及び
第4の駆動トランジスタT4を経て、第1の出力駆動回
路11Aの第2の駆動トランジスタT2及び第3の駆動
トランジスタT3に至る電流パスを阻止することが可能
となり、出力用トランジスタToのゲートGの電位を第
3の回路に比べて、より適性な値に設定することができ
る。
ランジスタT3及び第4の駆動トランジスタT4のrO
N、動作時に、第1の出力レベル調整回路13Aにおけ
る第1の電m G ND、第2のダイオードDR2及び
第4の駆動トランジスタT4を経て、第1の出力駆動回
路11Aの第2の駆動トランジスタT2及び第3の駆動
トランジスタT3に至る電流パスを阻止することが可能
となり、出力用トランジスタToのゲートGの電位を第
3の回路に比べて、より適性な値に設定することができ
る。
これにより、第3の回路に比べて、出力インク−フェー
ス回路とECL゛回路との整合性の信頼度の向上を図る
ことが可能となる。
ス回路とECL゛回路との整合性の信頼度の向上を図る
ことが可能となる。
また、本発明の第5の回路によれば、第1の回路におい
て、出力用トランジスタToのゲートCと第2の電源V
SSIとの間に、容量素子Cを含む動作遅延回路15が
設けられている。
て、出力用トランジスタToのゲートCと第2の電源V
SSIとの間に、容量素子Cを含む動作遅延回路15が
設けられている。
このため、出力用トランジスタToのゲート容量が増加
することから反転・非反転動作時の電荷の充放電が遅く
なり、信号波の立ち上がり時間や立ち下がり時間を遅く
することができる。ECL回路の要求する動作範囲内で
高速信号を取り扱うことが可能となる。
することから反転・非反転動作時の電荷の充放電が遅く
なり、信号波の立ち上がり時間や立ち下がり時間を遅く
することができる。ECL回路の要求する動作範囲内で
高速信号を取り扱うことが可能となる。
これにより、GaAs E CL出力インターフェース
回路の動作に比べて遅い、現状のECL回路の動作に整
合させることができる。また、従来例のような過度的に
振動をするリンギング現象を極力抑制することが可能と
なる。
回路の動作に比べて遅い、現状のECL回路の動作に整
合させることができる。また、従来例のような過度的に
振動をするリンギング現象を極力抑制することが可能と
なる。
さらに、本発明の第6の回路によれば、第1の回路にお
いて、第6.第8の駆動トランジスタT6、T8及び第
7の駆動トランジスタT7でI威する駆動補助回路16
を第1の出力駆動回路11Aに付加した第2の出力駆動
回路11Bが出力用トランジスタT○のゲートGに接続
されている。
いて、第6.第8の駆動トランジスタT6、T8及び第
7の駆動トランジスタT7でI威する駆動補助回路16
を第1の出力駆動回路11Aに付加した第2の出力駆動
回路11Bが出力用トランジスタT○のゲートGに接続
されている。
このため、出力rH」レベル時に第6の駆動トランジス
タT6を介して出力用トランジスタT。
タT6を介して出力用トランジスタT。
をバイアスしてもトランジスタTIが有るために、該出
力「H」レベルを従来例に比べて上昇させることができ
る。
力「H」レベルを従来例に比べて上昇させることができ
る。
なお、本発明者の実験結果によれば、第14図のような
実験回路により第13図のECL出力インターフェース
回路の出力特性を測定した場合、その特性からも明確な
ように第16図の出力レベル特性に示されるように出力
「H」レベルを高くすることができる。
実験回路により第13図のECL出力インターフェース
回路の出力特性を測定した場合、その特性からも明確な
ように第16図の出力レベル特性に示されるように出力
「H」レベルを高くすることができる。
これにより、第1の回路の出力インピーダンスの低減化
に加えて従来例のような駆動能力の高いスーパーバッフ
ァ回路を用いた出力インターフェース回路を構成するこ
とが可能となる。
に加えて従来例のような駆動能力の高いスーパーバッフ
ァ回路を用いた出力インターフェース回路を構成するこ
とが可能となる。
〔実施例〕
次に図を参照しながら本発明の実施例について説明をす
る。
る。
第7〜第21図は、本発明の実施例に係る半導体集積回
路を説明する図である。
路を説明する図である。
(i)第1の実施例の説明
第7図は、本発明の第1の実施例に係るGaAs EC
L出力インターフェース回路の構成国を示している。
L出力インターフェース回路の構成国を示している。
図において、第1の出力インターフェース回路は、第1
の出力駆動回路11A、出力用トランジスタTO1第1
の動作保護回路12. レベルシフト回路17及び第
1の入力バッファ回路18から成る。
の出力駆動回路11A、出力用トランジスタTO1第1
の動作保護回路12. レベルシフト回路17及び第
1の入力バッファ回路18から成る。
出力用トランジスタTOは、ドレインDが第1の電源線
(接地線)(1,NDに接続され、ソースSが出力端子
○utに接続されている。なお、出力端子Outには、
出力終端抵抗RL=50(Ω〕が接続されている。 第
1の出力駆動回路11Aは、第1〜第3の駆動トランジ
スタTI−T3から戒り、出力用トランジスタTOのゲ
ートGに接続されている。第1の駆動トランジスタTI
は、ドレインD1が第1の電源GNDに接続され、ソー
スS1がゲートG1に接続されて出力用トランジスタT
○のゲートGに接続されている。
(接地線)(1,NDに接続され、ソースSが出力端子
○utに接続されている。なお、出力端子Outには、
出力終端抵抗RL=50(Ω〕が接続されている。 第
1の出力駆動回路11Aは、第1〜第3の駆動トランジ
スタTI−T3から戒り、出力用トランジスタTOのゲ
ートGに接続されている。第1の駆動トランジスタTI
は、ドレインD1が第1の電源GNDに接続され、ソー
スS1がゲートG1に接続されて出力用トランジスタT
○のゲートGに接続されている。
また、第2の駆動トランジスタT2は、ドレインD2及
びゲートG2が接続されて出力用トランジスタToのゲ
ートCに接続されされている。該トランジスタT2の機
能は、出力「L」レベル時の出力インピーダンスを下げ
るものである。
びゲートG2が接続されて出力用トランジスタToのゲ
ートCに接続されされている。該トランジスタT2の機
能は、出力「L」レベル時の出力インピーダンスを下げ
るものである。
第3の駆動トランジスタT3は、ドレインD3が第2の
駆動トランジスタT2のソースS2に接続され、7−4
53が第2(14’[VSSl = −2,0〔V〕に
接続され、ゲートG3がレベルシフト回路17のダイオ
ードDR5のカソードに5に接続されている。
駆動トランジスタT2のソースS2に接続され、7−4
53が第2(14’[VSSl = −2,0〔V〕に
接続され、ゲートG3がレベルシフト回路17のダイオ
ードDR5のカソードに5に接続されている。
第1の動作保護回路12は、第1のダイオードDR1か
ら成り、出力用トランジスタTOと並列に設けられる。
ら成り、出力用トランジスタTOと並列に設けられる。
第1のダイオードDRIは、カソードKlが第1の電源
GN[lに接続され、アノードAlが出力用トランジス
タTOのソースSに接続されている。
GN[lに接続され、アノードAlが出力用トランジス
タTOのソースSに接続されている。
ダイオードDRIの機能は、出力rH」レベルから出力
「L」レベル、出力「L」レベルから出力「H」レベル
に変化するときに流れる逆方向電流及び静電気等により
蓄積された電荷を放電するパスを形成するものである。
「L」レベル、出力「L」レベルから出力「H」レベル
に変化するときに流れる逆方向電流及び静電気等により
蓄積された電荷を放電するパスを形成するものである。
これにより、出力用トランジスタToの反転動作の保護
をすることができる。
をすることができる。
レベルシフト回路17は、第9の駆動トランジスタT9
.第10の駆動トランジスタTIO及び第5のダイオー
ドDR5から成る。第9の駆動トランジスタT9は、ド
レインD9が接地線GNDに接続され ソースS9がダ
イオードDR5のアノードA5に接続され、ゲートG9
が第1の入カバソファ回路18に接続されている。
.第10の駆動トランジスタTIO及び第5のダイオー
ドDR5から成る。第9の駆動トランジスタT9は、ド
レインD9が接地線GNDに接続され ソースS9がダ
イオードDR5のアノードA5に接続され、ゲートG9
が第1の入カバソファ回路18に接続されている。
また、ダイオードDR5のカソードに5は第10の駆動
トランジスタTIOのドレインDIOに接続されている
。第10の駆動トランジスタTIOは、ゲートG10が
ソースSIOに接続されて電源線VSSIに接続されて
いる。
トランジスタTIOのドレインDIOに接続されている
。第10の駆動トランジスタTIOは、ゲートG10が
ソースSIOに接続されて電源線VSSIに接続されて
いる。
第1の入力バッフ7回路18は、第11の駆動トランジ
スタTllと第12の駆動トランジスタT12から威る
。第11の駆動トランジスタTllは、ドレインDll
が接地線GNDに接続され、ソースSll及びゲートG
11が接続されて第11の駆動トランジスタTI2のド
レインDI2に接続されている。
スタTllと第12の駆動トランジスタT12から威る
。第11の駆動トランジスタTllは、ドレインDll
が接地線GNDに接続され、ソースSll及びゲートG
11が接続されて第11の駆動トランジスタTI2のド
レインDI2に接続されている。
第12の駆動トランジスタTI2は、ソースS12が第
3の電源VSS2=−1,5(V)に接続され、ゲート
G12が入力端子INに接続されている。
3の電源VSS2=−1,5(V)に接続され、ゲート
G12が入力端子INに接続されている。
なお、トランジスタTO,T2.T3.T9及びT12
は、エンハンスメント型(ノーマリオフ型)のショット
キー障壁電界効果トランジスタから戒り、トランジスタ
T1.T10及びTllは、ディプレッション型(ノー
マリオン型)のショットキー障壁電界効果トランジスタ
から威る。
は、エンハンスメント型(ノーマリオフ型)のショット
キー障壁電界効果トランジスタから戒り、トランジスタ
T1.T10及びTllは、ディプレッション型(ノー
マリオン型)のショットキー障壁電界効果トランジスタ
から威る。
これらにより、第1の実施例に係るGaAs E CL
出力インターフェース回路を構成する。
出力インターフェース回路を構成する。
また、当該回路の機能は、入力端子INに反転・非反転
する論理信号が入力されると、第1のバッファ回1W1
B、 レベルシフト回路17を介して該信号のレベル
シフトがされる。そのレベルシフトされた信号は第1の
出力駆動回路11AのトランジスタT3のゲートGを励
振する。これにより、トランジスタTI、T2を介して
、出力用トランジスタTOのゲートGにバイアス電圧が
供給され、出力端子Outに出力「H」レベル、「L」
レベルの°出力電圧が現れる。これをECL回路等に供
給することができる。
する論理信号が入力されると、第1のバッファ回1W1
B、 レベルシフト回路17を介して該信号のレベル
シフトがされる。そのレベルシフトされた信号は第1の
出力駆動回路11AのトランジスタT3のゲートGを励
振する。これにより、トランジスタTI、T2を介して
、出力用トランジスタTOのゲートGにバイアス電圧が
供給され、出力端子Outに出力「H」レベル、「L」
レベルの°出力電圧が現れる。これをECL回路等に供
給することができる。
このようにして、本発明の第1の回路によれば第1の駆
動トランジスタT1と第3の駆動トランジスタT3との
間に、第2の駆動トランジスタT2が設けられ、該トラ
ンジスタTI、T2のソースSl、D2が接続されて出
力用トランジスタTOのゲートGに接続されている。
動トランジスタT1と第3の駆動トランジスタT3との
間に、第2の駆動トランジスタT2が設けられ、該トラ
ンジスタTI、T2のソースSl、D2が接続されて出
力用トランジスタTOのゲートGに接続されている。
このため、出力用トランジスタToの闇値電圧に等しい
電位差を第2の駆動トランジスタT2の闇値電圧によっ
て、常に該トランジスタTOのゲ−)Gのバイアス電圧
として印加することができる。このことで、第15図の
出力インピーダンス特性に示すように出力「L」レベル
時の出力インピーダンスを22〔Ω〕程度にすることが
できる。この出力インピーダンス特性については、第1
3図〜第16図において本発明者の実験に基づく実験回
路により説明をする。
電位差を第2の駆動トランジスタT2の闇値電圧によっ
て、常に該トランジスタTOのゲ−)Gのバイアス電圧
として印加することができる。このことで、第15図の
出力インピーダンス特性に示すように出力「L」レベル
時の出力インピーダンスを22〔Ω〕程度にすることが
できる。この出力インピーダンス特性については、第1
3図〜第16図において本発明者の実験に基づく実験回
路により説明をする。
また、本発明の第1の回路によれば、第2の駆動トラン
ジスタT2と出力用トランジスタTOとが共にエンハン
スメント型のショットキー障壁電界効果トランジスタか
ら構成されている。
ジスタT2と出力用トランジスタTOとが共にエンハン
スメント型のショットキー障壁電界効果トランジスタか
ら構成されている。
このため、LSIの製造プロセス条件が第2の駆動トラ
ンジスタT2と出力用トランジスタTOとにおいてほぼ
同等に受けることになる。このことで、製造プロセスに
よる出力用トランジスタT00の闇値電圧のばらつきを
第2の駆動トランジスタT2の闇値電圧のばらつきによ
り相互に打ち消すことが可能となる。
ンジスタT2と出力用トランジスタTOとにおいてほぼ
同等に受けることになる。このことで、製造プロセスに
よる出力用トランジスタT00の闇値電圧のばらつきを
第2の駆動トランジスタT2の闇値電圧のばらつきによ
り相互に打ち消すことが可能となる。
これにより、信号波の反射等が起き難くなり伝送信号波
形を所定形状に維持することができ、数(GH2)以上
の高速信号を正確にECL回路に供給することが可能と
なる。
形を所定形状に維持することができ、数(GH2)以上
の高速信号を正確にECL回路に供給することが可能と
なる。
(ii )第2の実施例の説明
第8図は、本発明の第2の実施例に係るGaAs EC
L出力インターフェース回路の構成国を示している。
L出力インターフェース回路の構成国を示している。
図において、第1の回路と異なるのは第2の回路では、
第1の回路に第1の出力レベル調整回路13Aが設けら
れるものである。
第1の回路に第1の出力レベル調整回路13Aが設けら
れるものである。
すなわち、出力用トランジスタTOと第1の出力駆動回
路11Aとの間に、第4の駆動トランジスタT4.第5
の駆動トランジスタT5及び第2のダイオードDR2か
ら成る第1の出力レベル調整回路13Aが設けられてい
る。
路11Aとの間に、第4の駆動トランジスタT4.第5
の駆動トランジスタT5及び第2のダイオードDR2か
ら成る第1の出力レベル調整回路13Aが設けられてい
る。
第4の駆動トランジスタT4は、ドレインD4及びゲー
トG4が接続されて出力用トランジスタTOのゲートC
に接続され、ソースS4が第2のダイオードDR2のカ
ソードに2に接続されている。
トG4が接続されて出力用トランジスタTOのゲートC
に接続され、ソースS4が第2のダイオードDR2のカ
ソードに2に接続されている。
また、第2のダイオードDR2はアノードA2が第1の
電源GNDに接続され、カソードに2が第5の駆動トラ
ンジスタT5のドレインD5に接続されている。
電源GNDに接続され、カソードに2が第5の駆動トラ
ンジスタT5のドレインD5に接続されている。
第5の駆動トランジスタT5は、ドレインD5がトラン
ジスタT4のソースS4に接続され、ゲ−405及びソ
ースS5が接続されて第2の電源VSSIに接続されて
いる。
ジスタT4のソースS4に接続され、ゲ−405及びソ
ースS5が接続されて第2の電源VSSIに接続されて
いる。
なお、トランジスタT4は、エンハンスメント型のショ
ットキー障壁電界効果トランジスタから成り、トランジ
スタT5は、ディプレッション型のショットキー障壁電
界効果トランジスタから威る。
ットキー障壁電界効果トランジスタから成り、トランジ
スタT5は、ディプレッション型のショットキー障壁電
界効果トランジスタから威る。
このようにして、本発明の第2の回路によれば第1の回
路において、出力用トランジスタTOと第1の出力駆動
回路11Aとの間に、第1の出力レベル調整回路13A
が設けられている。
路において、出力用トランジスタTOと第1の出力駆動
回路11Aとの間に、第1の出力レベル調整回路13A
が設けられている。
このため、第1の出力レベル調整回路13Aでは、第1
の電源GNDから第2のダイオードDR2を介して電流
が流れ、第5の駆動トランジスタT5に定電圧が発生し
、第5の駆動トランジスタT5が出力用トランジスタT
oのゲートGを補正することができる。このことで、=
亥出力用トランジスタTOの閾値電圧がバラつきの影響
が極力抑制され、出力rH,レベルの変化幅を小さくす
ることが可能となる。
の電源GNDから第2のダイオードDR2を介して電流
が流れ、第5の駆動トランジスタT5に定電圧が発生し
、第5の駆動トランジスタT5が出力用トランジスタT
oのゲートGを補正することができる。このことで、=
亥出力用トランジスタTOの閾値電圧がバラつきの影響
が極力抑制され、出力rH,レベルの変化幅を小さくす
ることが可能となる。
これにより、ECL回路との整合性の向上を図ることが
可能となる。
可能となる。
(iii)第3の実施例の説明
第9図は、本発明の第3の実施例に係るGaAs EC
L出力インターフェース回路の構成国を示している。
L出力インターフェース回路の構成国を示している。
図において、第1.第2の回路と異なるのは第3の回路
では、第1の回路に第2の出力レベル調整回路13Bが
設けられるものである。
では、第1の回路に第2の出力レベル調整回路13Bが
設けられるものである。
すなわち、第3の回路は第1の出力レベル調整回路13
Aに第2の動作保護回路14が付加された第2の出力レ
ベル調整回路13Bを具備している。
Aに第2の動作保護回路14が付加された第2の出力レ
ベル調整回路13Bを具備している。
第2の動作保護回路14は、第3.第4のダイオードD
R3,D4から威る。工亥ダイオードDR3は、アノー
ドA3が第2のダイオードDI?2のカソードに2に接
続され、カソードに3が第5の駆動トランジスタT5の
ドレインD5に接続されている。
R3,D4から威る。工亥ダイオードDR3は、アノー
ドA3が第2のダイオードDI?2のカソードに2に接
続され、カソードに3が第5の駆動トランジスタT5の
ドレインD5に接続されている。
該ダイオードDR3は、アノードA4が第4の駆動トラ
ンジスタT5のソースS4に接続され、カソードに4が
第5の駆動トランジスタT5のドレインD5に接続され
ている。
ンジスタT5のソースS4に接続され、カソードに4が
第5の駆動トランジスタT5のドレインD5に接続され
ている。
なお、両ダイオードDR3,D4は必要に応して一段以
上接続されるものである。
上接続されるものである。
このようにして、本発明の第3の回路によれば第1の回
路に第2の出力レベル調整回路13Bが設けられている
。
路に第2の出力レベル調整回路13Bが設けられている
。
このため、トランジスタT2.T3及びT4の「ON」
動作時に、第1の出力レベル調整回路13Aにおける第
1の電源GND、ダイオード[lR2及び駆動トランジ
スタT4を経て、第1の出力駆動回路11Aのトランジ
スタT2及びT3に至るt流パスを阻止することが可能
となり、出力用トランジスタTOのゲートGの電位を第
2の回路に比べて、より適性な値に設定することができ
る。
動作時に、第1の出力レベル調整回路13Aにおける第
1の電源GND、ダイオード[lR2及び駆動トランジ
スタT4を経て、第1の出力駆動回路11Aのトランジ
スタT2及びT3に至るt流パスを阻止することが可能
となり、出力用トランジスタTOのゲートGの電位を第
2の回路に比べて、より適性な値に設定することができ
る。
これにより、第2の回路に比べて、出力インターフェー
ス回路とECL回路との整合性の信頼度の向上をも図る
ことが可能となる。
ス回路とECL回路との整合性の信頼度の向上をも図る
ことが可能となる。
(iv)第4の実施例の説明
第10図は、本発明の第4の実施例に係るGaAs E
CL出力インターフェース回路の構成図を示している。
CL出力インターフェース回路の構成図を示している。
図において、第1.第2.第3の回路と異なるのは第4
の回路では、出力インターフェース回路の電源供給方法
が異なるものである。
の回路では、出力インターフェース回路の電源供給方法
が異なるものである。
すなわち、第1.第2.第3の回路が接地線GND (
第1の電源)、第2の電源VSSI及び第3の電源VS
S2の2電源供給力式を採っている。これに対し、第4
の回路では、接地線GND、第2の電源VSSIの1電
源供給前式を採るものである。
第1の電源)、第2の電源VSSI及び第3の電源VS
S2の2電源供給力式を採っている。これに対し、第4
の回路では、接地線GND、第2の電源VSSIの1電
源供給前式を採るものである。
これは、2を源供給方式の場合、内部論理を行う初段回
路では第3の電源VSS2を低くすることにより、消費
電力の低減化を図ることができる。
路では第3の電源VSS2を低くすることにより、消費
電力の低減化を図ることができる。
これに対して、lt源供給方式では電源供給回路に制限
がある場合に有効である。
がある場合に有効である。
従って、第1の出力駆動回路11Aは第2の電源VSS
Iに接続される第2の人力バッファ回路19により駆動
される。該バッファ回路19は、第13〜第16の駆動
トランジスタT(3〜T16から威る。
Iに接続される第2の人力バッファ回路19により駆動
される。該バッファ回路19は、第13〜第16の駆動
トランジスタT(3〜T16から威る。
第13の駆動トランジスタT13は、ドレインD13が
第1の電源GNDに接続され、ソースS13が第14の
駆動トランジスタT14のドレインD14に接続されて
第1の出力駆動回路11AのトランジスタT3のゲート
G3に接続されている。
第1の電源GNDに接続され、ソースS13が第14の
駆動トランジスタT14のドレインD14に接続されて
第1の出力駆動回路11AのトランジスタT3のゲート
G3に接続されている。
第14の駆動トランジスタT14は、ソースS14及び
ゲートG14が接続されて第2の電源VSSIに接続さ
れている。
ゲートG14が接続されて第2の電源VSSIに接続さ
れている。
第15の駆動トランジスタT15は、ドレインD15が
第1の電源線GNDに接続され、ソースS15及びグー
1−015が接続されて第13の駆動トランジスタTI
3のゲートCI3と第16の駆動トランジスタT16の
ドレインD16に接続されている。
第1の電源線GNDに接続され、ソースS15及びグー
1−015が接続されて第13の駆動トランジスタTI
3のゲートCI3と第16の駆動トランジスタT16の
ドレインD16に接続されている。
第16の駆動トランジスタT16は、ゲートG16が入
力端子INに接続され、ソース316が第2の電11V
ss1に接続されている。
力端子INに接続され、ソース316が第2の電11V
ss1に接続されている。
なお、トランジスタT13及びT16は、エンハンスメ
ント型のショットキー障壁電界効果トランジスタから成
り、トランジスタT14及びT15は、ディプレッショ
ン型のショットキー障壁電界効果トランジスタから成る
。
ント型のショットキー障壁電界効果トランジスタから成
り、トランジスタT14及びT15は、ディプレッショ
ン型のショットキー障壁電界効果トランジスタから成る
。
これにより、第4の実施例に係るGaAsE CL出力
インターフェース回路を構成する。
インターフェース回路を構成する。
また、当該回路の機能は、入力端子INに反転・非反転
する論理信号が入力されると、第2の入カバソファ回路
19を介して第1の出力駆動回路11Aのトランジスタ
T3のゲートGを励振する。
する論理信号が入力されると、第2の入カバソファ回路
19を介して第1の出力駆動回路11Aのトランジスタ
T3のゲートGを励振する。
これにより、トランジスタTI、T2を介して、出力用
トランジスタTOのゲートGにバイアス電圧が供給され
、出力端子○utに出力rH,レヘル「L」レベルの出
力電圧が現れる。これをECL回路等に供給することが
できる。
トランジスタTOのゲートGにバイアス電圧が供給され
、出力端子○utに出力rH,レヘル「L」レベルの出
力電圧が現れる。これをECL回路等に供給することが
できる。
このようにして、本発明の第4の回路によれば第1の回
路のような出力インピーダンスの低減化に加えて、該出
力回路を1を源供給方式により動作させることができる
。
路のような出力インピーダンスの低減化に加えて、該出
力回路を1を源供給方式により動作させることができる
。
(v)第5の実施例の説明
第11図は、本発明の第5の実施例に係るGaAs E
CL出力インターフェース回路の構成図を示している。
CL出力インターフェース回路の構成図を示している。
図において、第5の回路は、第1〜第4の回路に係る回
路要素を組合せた出力インターフェース回路を構成する
ものである。
路要素を組合せた出力インターフェース回路を構成する
ものである。
すなわち、入力端子INには第2の入カバソファ回路1
9が接続され、第14の駆動トランジスタT14のドレ
インD14が第1の出力駆動回路11Aのトランジスタ
T3のゲートG3に接続されている。
9が接続され、第14の駆動トランジスタT14のドレ
インD14が第1の出力駆動回路11Aのトランジスタ
T3のゲートG3に接続されている。
また、出力用トランジスタTOのゲートGには、第1の
出力レベル調整回路13Aが接続されている。
出力レベル調整回路13Aが接続されている。
さらに、各回路19. 11A、 13Aはlt源供給
方式により動作するものである。
方式により動作するものである。
なお、当該回路の機能については第1〜第4の回路の機
能を同様であるので説明を省略する。
能を同様であるので説明を省略する。
(厨)第6の実施例の説明
第12図は、本発明の第6の実施例に係るGaAs E
CL出力インターフェース回路の構成図を示している。
CL出力インターフェース回路の構成図を示している。
図において、第6の回路は、第5の回路と同様に第1〜
第4の回路に係る回路要素を組合せることによって構成
された出力インターフェース回路に動作遅延回路15を
付加したものである。
第4の回路に係る回路要素を組合せることによって構成
された出力インターフェース回路に動作遅延回路15を
付加したものである。
すなわち、入力端子IN4こは第2の入力バッファ回路
19が接続され、第14の駆動トランジスタT14のド
レインD14が第1の出力駆動回路11Aのトランジス
タT3のゲートG3に接続されている。
19が接続され、第14の駆動トランジスタT14のド
レインD14が第1の出力駆動回路11Aのトランジス
タT3のゲートG3に接続されている。
また、出力用トランジスタTOのゲートGには、第2の
出力レベル調整回路13Bと動作遅延回路15が接続さ
れている。なお、各回!19.11A。
出力レベル調整回路13Bと動作遅延回路15が接続さ
れている。なお、各回!19.11A。
13B及び15はl電源供給方式により動作するもので
ある。
ある。
動作遅延回路15は出力用トランジスタTOのゲートG
と第2の電源VSSIとの間に接続され、容量素子Cを
主構成とし、ゲート容量を増加させて出力rH」レベル
、「L」レベル時の信号の立ち上がり、立ちさがりを遅
くするものである。
と第2の電源VSSIとの間に接続され、容量素子Cを
主構成とし、ゲート容量を増加させて出力rH」レベル
、「L」レベル時の信号の立ち上がり、立ちさがりを遅
くするものである。
このようにして、本発明の第6の回路によれば出力用ト
ランジスタToのゲートGと第2の電源VSSIとの間
に、容量素子Cを含む動作遅延回路15が設けられてい
る。
ランジスタToのゲートGと第2の電源VSSIとの間
に、容量素子Cを含む動作遅延回路15が設けられてい
る。
このため、出力用トランジスタTOのゲート容量が増加
することから反転・非反転動作時の電荷の充放電が遅く
なり、信号波の立ち上がり時間や立ち下がり時間を遅く
することができる。このことで、ECL回路の要求する
動作範囲内で高速信号を取り扱うことが可能となる。
することから反転・非反転動作時の電荷の充放電が遅く
なり、信号波の立ち上がり時間や立ち下がり時間を遅く
することができる。このことで、ECL回路の要求する
動作範囲内で高速信号を取り扱うことが可能となる。
これにより、GaAsE CL出力インターフェース回
路の動作に比べて遅い現状のECL回路の動作に整合さ
せることができる。また、従来例のような過度的に振動
をするリンギング現象を極力抑制することが可能となる
。
路の動作に比べて遅い現状のECL回路の動作に整合さ
せることができる。また、従来例のような過度的に振動
をするリンギング現象を極力抑制することが可能となる
。
(X4)第7の実施例の説明
第13〜第16図は、本発明の第7の実施例に係るGa
As E CL出力インターフェース回路の構成図を示
している。
As E CL出力インターフェース回路の構成図を示
している。
図において、第7の回路は、第1の回路の第1の出力駆
動回路11Aに換えて、第2の出力駆動回路11Bによ
り出力用トランジスタTOを駆動するものである。
動回路11Aに換えて、第2の出力駆動回路11Bによ
り出力用トランジスタTOを駆動するものである。
すなわち、第2の出力駆動回路11Bは第1図の原理図
において、第1の出力駆動回路11Aの第1第2の入力
部inl、in2に、駆動補助回路16が付加されたも
のである。
において、第1の出力駆動回路11Aの第1第2の入力
部inl、in2に、駆動補助回路16が付加されたも
のである。
第2の出力駆動回路11Bは、第6〜第8の駆動トラン
ジスタT6〜T8から成り、従来例のようなスーパーバ
ッファ回路を構成する。第6の駆動トランジスタT6は
、ドレインD6が第1の’W源ilI!G11Dに接続
され、ソースS6が出力用トランジスタTOのゲートG
に接続され、ゲートG6が第1の出力駆動回路11Aの
第1の入力部inlに接続されている。
ジスタT6〜T8から成り、従来例のようなスーパーバ
ッファ回路を構成する。第6の駆動トランジスタT6は
、ドレインD6が第1の’W源ilI!G11Dに接続
され、ソースS6が出力用トランジスタTOのゲートG
に接続され、ゲートG6が第1の出力駆動回路11Aの
第1の入力部inlに接続されている。
第7の駆動トランジスタT7は、ドレインD7が第1の
TgL@cNnに接続され、ソースS7及びゲ−1−G
7が接続されて第6の駆動トランジスタT6のゲートG
6に接続されている。
TgL@cNnに接続され、ソースS7及びゲ−1−G
7が接続されて第6の駆動トランジスタT6のゲートG
6に接続されている。
第8の駆動トランジスタT8は、ドレインD8が第7の
、駆動トランジスタT7のソースS7に接続され、ソー
スS8が第2のs*vssxに接続され、ゲートG8が
第1の出力駆動量111Aの第2の入力部in2に接続
され、レベルシフト回路17のトランジスタTIOのド
レインDI(lに接続されている。
、駆動トランジスタT7のソースS7に接続され、ソー
スS8が第2のs*vssxに接続され、ゲートG8が
第1の出力駆動量111Aの第2の入力部in2に接続
され、レベルシフト回路17のトランジスタTIOのド
レインDI(lに接続されている。
第2の出力駆動量!11 Bの機能は、出力rL。
レベルからrH」レベルに信号を立ち上げる際に、トラ
ンジスタT1の「ON」動作をトランジスタT6〜T8
を介して補助し、出力用トランジスタToのバイアス電
流を多くするものである。これにより、第1の出力駆動
回路11Aに比べて第2の出力駆動回路11Bの駆動能
力を高めることができる。
ンジスタT1の「ON」動作をトランジスタT6〜T8
を介して補助し、出力用トランジスタToのバイアス電
流を多くするものである。これにより、第1の出力駆動
回路11Aに比べて第2の出力駆動回路11Bの駆動能
力を高めることができる。
ナオ、トランジスタT6及びT8は、エンハンスメント
型(ノーマリオフ型)のショットキー障壁電界効果トラ
ンジスタから放り、トランジスタT7は、ディプレッシ
ョン型(ノーマリオン型)のショットキー障壁電界効果
トランジスタから威る。その他の回路要素には、レベル
シフト回路17、第1の入力バッファ回路18等が接続
される。
型(ノーマリオフ型)のショットキー障壁電界効果トラ
ンジスタから放り、トランジスタT7は、ディプレッシ
ョン型(ノーマリオン型)のショットキー障壁電界効果
トランジスタから威る。その他の回路要素には、レベル
シフト回路17、第1の入力バッファ回路18等が接続
される。
これらにより、第7の実施例に係るGaAs E CL
出力インターフェース回路を構成する。
出力インターフェース回路を構成する。
また、当該回路の機能は、入力端子INに反転・非反転
する論理信号が入力されると、第1のハソファ回路18
.レベルシフト回路17を介して該信号のレベルシフト
がされる。そのレベルシフトされた信号は第2の出力駆
動回路11BのトランジスタT3及びトランジスタT8
のゲートG3゜G8を励振する。これにより、トランジ
スタTI。
する論理信号が入力されると、第1のハソファ回路18
.レベルシフト回路17を介して該信号のレベルシフト
がされる。そのレベルシフトされた信号は第2の出力駆
動回路11BのトランジスタT3及びトランジスタT8
のゲートG3゜G8を励振する。これにより、トランジ
スタTI。
T6及びT2を介して、出力用トランジスタTOのゲー
トGにバイアス電圧が供給され、出力端子○utに出力
「H」レベル、「L」レベルの出力電圧が現れる。これ
をECL回路等に供給することができる。
トGにバイアス電圧が供給され、出力端子○utに出力
「H」レベル、「L」レベルの出力電圧が現れる。これ
をECL回路等に供給することができる。
このようにして、本発明の第7の回路によれば第1の回
路の出力用トランジスタTOのゲートGに第2の出力駆
動回路11Bが接続されている。
路の出力用トランジスタTOのゲートGに第2の出力駆
動回路11Bが接続されている。
このため、出力「H」レベル時に第6の駆動トランジス
タT6を介して出力用トランジスタT。
タT6を介して出力用トランジスタT。
をバイアスしても1亥トランジスタT1のドレイン・ソ
ース間の電圧がトランジスタT6の闇値電圧よりも小さ
いため、該出力rH」レベルを従来例に比べて上昇させ
ることができる。
ース間の電圧がトランジスタT6の闇値電圧よりも小さ
いため、該出力rH」レベルを従来例に比べて上昇させ
ることができる。
ここで、本発明の第7の実施例に係るECL出カイカイ
カインターフェース回路力特性いて説明をする。
カインターフェース回路力特性いて説明をする。
第14図は、本発明の第7の実施例に係るトランジスタ
特性の実験回路図を示している。
特性の実験回路図を示している。
図において、20はGaAs化合物半導体により形成さ
れたECL出力インターフェース回路装置である。実験
方法は、第1の電源GND、第2の電源VSSI =−
2,0(V) 、第3の電源VSS2=1.5 (V
)の2電源供給方式とし、入力INに論理信号として入
力電圧■■Nを印加した場合について、出力端子○ut
に現れる電圧Voと出力電流1outを測定するもので
ある。
れたECL出力インターフェース回路装置である。実験
方法は、第1の電源GND、第2の電源VSSI =−
2,0(V) 、第3の電源VSS2=1.5 (V
)の2電源供給方式とし、入力INに論理信号として入
力電圧■■Nを印加した場合について、出力端子○ut
に現れる電圧Voと出力電流1outを測定するもので
ある。
第15図は、本発明の第7の実施例に係る出力インピー
ダンス特性図を示している。
ダンス特性図を示している。
図において、縦軸は出力電圧Vo (V)であり、横軸
は出力電流Iout (A)を示している。また、A
は終端抵抗RL=50(Ω〕の負荷曲線である。
は出力電流Iout (A)を示している。また、A
は終端抵抗RL=50(Ω〕の負荷曲線である。
V teoは閾値電圧=0 (V〕、Vtelは閾値電
圧=0.1 (V)、Vte2は闇値電圧=0.2(
V)Vte3は閾値電圧=0.3 〔V)、 Vte
4は閾値電圧=0.4 (V)の電圧−電流特性曲線を
それぞれ示している。
圧=0.1 (V)、Vte2は闇値電圧=0.2(
V)Vte3は閾値電圧=0.3 〔V)、 Vte
4は閾値電圧=0.4 (V)の電圧−電流特性曲線を
それぞれ示している。
なお、Bは出力「L」レベル時の出力インピーダンスを
示す接線であり、出力用トランジスタTOの閾値電圧力
Vte2=0.2 (V) (7)ときの1■出力特曲
線と負荷曲線Aとの交点における微分抵抗を示すもので
ある。この接線の傾きにより、約22〔Ω〕の出力イン
ピーダンスが得られた。
示す接線であり、出力用トランジスタTOの閾値電圧力
Vte2=0.2 (V) (7)ときの1■出力特曲
線と負荷曲線Aとの交点における微分抵抗を示すもので
ある。この接線の傾きにより、約22〔Ω〕の出力イン
ピーダンスが得られた。
ここで、従来例の出力インターフェース回路の出力イン
ピーダンスと本発明のインピーダンスとを比較すると従
来例が約8(KΩ〕となるのに対して本発明では約22
(Ω)となり、約1/40程度に低減することができた
。
ピーダンスと本発明のインピーダンスとを比較すると従
来例が約8(KΩ〕となるのに対して本発明では約22
(Ω)となり、約1/40程度に低減することができた
。
第16図は、本発明の第7の実施例に係る出力レベル特
性図を示している。
性図を示している。
図において、縦軸は出力電圧Vo (V)であり、横軸
は入力電圧VIN(V)を示している。また、V te
oは閾(!電圧=O〔V)、Vtelは闇値電圧−〇、
1 (V)、Vte2は閾(!ili圧−0,2[V
)。
は入力電圧VIN(V)を示している。また、V te
oは閾(!電圧=O〔V)、Vtelは闇値電圧−〇、
1 (V)、Vte2は閾(!ili圧−0,2[V
)。
v te 3は閾値電圧−0,3〔V)、Vte4は閾
値電圧=0.4 (V)の入力電圧−出力電圧特性曲線
をそれぞれ示、している。
値電圧=0.4 (V)の入力電圧−出力電圧特性曲線
をそれぞれ示、している。
ここで、第24図(b)に示した従来例の出力レベル特
性と本発明の出力レベル特性とを比較すると出力「H」
レベルが上昇していることが明確である。これは、第1
の駆動トランジスタT1のドレイン・ソース間の電圧が
エンハンスメントFETの闇値電圧よりも小さいためで
ある。
性と本発明の出力レベル特性とを比較すると出力「H」
レベルが上昇していることが明確である。これは、第1
の駆動トランジスタT1のドレイン・ソース間の電圧が
エンハンスメントFETの闇値電圧よりも小さいためで
ある。
このことで、同図の出力レベル特性に示すように出力r
H,レベルを高くすることができる。
H,レベルを高くすることができる。
これにより、第1の回路の出力インピーダンスの低減化
に加えて従来例のような駆動能力の高いスーパーバッフ
ァ回路を用いた出力インターフェース回路を構成するこ
とが可能となる。
に加えて従来例のような駆動能力の高いスーパーバッフ
ァ回路を用いた出力インターフェース回路を構成するこ
とが可能となる。
(煽)第8の実施例の説明
第17図は、本発明の第8の実施例に係るGaAs E
CL出力インターフェース回路の構成図を示している。
CL出力インターフェース回路の構成図を示している。
図において、第7の回路と異なるのは第8の回路では、
第7の回路に第1の出力レベル調整回路13Aが設けら
れるものである。
第7の回路に第1の出力レベル調整回路13Aが設けら
れるものである。
すなわち、出力用トランジスタTOと第2の出力駆動回
路11Bとの間に、第4の駆動トランジスタT4.第5
の駆動トランジスタT5及び第2のダイオードDR2か
ら成る第1の出力レベル調整回路13Aが設けられてい
る。
路11Bとの間に、第4の駆動トランジスタT4.第5
の駆動トランジスタT5及び第2のダイオードDR2か
ら成る第1の出力レベル調整回路13Aが設けられてい
る。
このため、第1の出力レベル調整回路13Aでは、第1
の電源GNDから第2のダイオードDR2を介して電流
が流れ、第5の駆動トランジスタT5に定電圧が発生し
、第5の駆動トランジスタT5が出力用トランジスタT
OのゲートGを補正することができる。このことで、該
出力用トランジスタTOの闇値電圧がバラつきの影響が
極力抑制され、出力rH,レヘルの変化幅を小さくする
ことが可能となる。
の電源GNDから第2のダイオードDR2を介して電流
が流れ、第5の駆動トランジスタT5に定電圧が発生し
、第5の駆動トランジスタT5が出力用トランジスタT
OのゲートGを補正することができる。このことで、該
出力用トランジスタTOの闇値電圧がバラつきの影響が
極力抑制され、出力rH,レヘルの変化幅を小さくする
ことが可能となる。
これにより、ECL回路との整合性の向上を図ることが
可能となる。
可能となる。
(ix)第9の実施例の説明
第18図は、本発明の第9の実施例に係るGaAs E
CL出力インターフェース回路の構成図を示している。
CL出力インターフェース回路の構成図を示している。
図において、第7.第8の回路と異なるのは第9の回路
では、第7の回路に第2の出力レベル調整回路13Bが
設けられるものである。
では、第7の回路に第2の出力レベル調整回路13Bが
設けられるものである。
すなわち、第9の回路は第1の出力レベル調整回路13
Aに第2の動作保護回路14が付加された第2の出力レ
ベノ目屑整回路13Bを具備している。
Aに第2の動作保護回路14が付加された第2の出力レ
ベノ目屑整回路13Bを具備している。
このため、トランジスタT2.T3及びT4の「ON」
動作時に、第1の出力レベル調整回路13Aにおける第
1の電源GND、ダイオードDR2及び駆動トランジス
タT4を経て、第1の出力駆動回路11Aのトランジス
タT2及びT3に至る電流パスを阻止することが可能と
なり、出力用トランジスタTOのゲートGの電位を第2
の回路に比べて、より適性な値に設定することができる
。
動作時に、第1の出力レベル調整回路13Aにおける第
1の電源GND、ダイオードDR2及び駆動トランジス
タT4を経て、第1の出力駆動回路11Aのトランジス
タT2及びT3に至る電流パスを阻止することが可能と
なり、出力用トランジスタTOのゲートGの電位を第2
の回路に比べて、より適性な値に設定することができる
。
これにより、第8の回路に比べて、出力インターフェー
ス回路とECL回路との整合性の信頼度の向上を図るこ
とが可能となる。
ス回路とECL回路との整合性の信頼度の向上を図るこ
とが可能となる。
(x)第10の実施例の説明
第19図は、本発明の第10の実施例に係るGaAs
ECL出力インターフェース回路の構成図を示している
。
ECL出力インターフェース回路の構成図を示している
。
図において、第7〜第9の回路と異なるのは第10の回
路では、出力インターフェース回路の電源供給方法が異
なるものである。
路では、出力インターフェース回路の電源供給方法が異
なるものである。
すなわち、第4の回路のように接地線C;ND、第2の
電源vss1の1電源供給方弐を採るものである。該方
式では電源供給回路に制限がある場合に有効である。
電源vss1の1電源供給方弐を採るものである。該方
式では電源供給回路に制限がある場合に有効である。
従って、第2の出力駆動回路11Bは第2の電源VSS
Iに接続される第2の入カバンファ回路19により駆動
される。
Iに接続される第2の入カバンファ回路19により駆動
される。
これにより、第10の実施例に係るGaAsE CL出
力インターフェース回路を構成する。
力インターフェース回路を構成する。
また、当該回路の機能は、入力端子INに反転・非反転
する論理信号が入力されると、第2のバッファ回路19
を介して第2の出力駆動回路11BのトランジスタT3
とT8のゲートGを励振する。
する論理信号が入力されると、第2のバッファ回路19
を介して第2の出力駆動回路11BのトランジスタT3
とT8のゲートGを励振する。
これにより、トランジスタTI、T2.T6.T7を介
して、出力用トランジスタToのゲートGにバイアス電
圧が供給され、出力端子○utに出力「H」レベル、「
L」レベルの出力電圧が現れる。
して、出力用トランジスタToのゲートGにバイアス電
圧が供給され、出力端子○utに出力「H」レベル、「
L」レベルの出力電圧が現れる。
これをECL回路等に供給することができる。
このようにして、本発明の第10の回路によれば第1の
回路のような出力インピーダンスの低減化に加えて、該
出力回路を1電源供給方式により動作させることができ
る。
回路のような出力インピーダンスの低減化に加えて、該
出力回路を1電源供給方式により動作させることができ
る。
(xi)第11の実施例の説明
第20図は、本発明の第11の実施例に係るGaAs
ECL出力インターフェース回路の構成図を示している
。
ECL出力インターフェース回路の構成図を示している
。
図において、第11の回路は、第7〜第10の回路に係
る回路要素を組合せた出力インターフェース回路を構成
するものである。
る回路要素を組合せた出力インターフェース回路を構成
するものである。
すなわち、入力端子INには第2の人力バノファ回路1
9が接続され、第14の駆動トランジスタT14のドレ
インD14が第2の出力駆動回路11Bのトランジスタ
T3.T8のゲートG3.G8に接続されている。また
、出力用トランジスタTOのゲートGには、第2の出力
レベル調整回路13Bが接続されている。さらに、各回
路19. 11A、 13Aは1tif!供給方式によ
り動作するものである。
9が接続され、第14の駆動トランジスタT14のドレ
インD14が第2の出力駆動回路11Bのトランジスタ
T3.T8のゲートG3.G8に接続されている。また
、出力用トランジスタTOのゲートGには、第2の出力
レベル調整回路13Bが接続されている。さらに、各回
路19. 11A、 13Aは1tif!供給方式によ
り動作するものである。
なお、当該回路の機能については第1〜第4の回路の機
能と同様であるので説明を省略する。
能と同様であるので説明を省略する。
(x ii )第12の実施例の説明
第21図は、本発明の第12の実施例に係るGaAs
ECL出力インターフェース回路の構成図を示している
。
ECL出力インターフェース回路の構成図を示している
。
図において、第12の回路は、第11の回路と同様に第
7〜第10の回路に係る回路要素を組合せ、それによっ
て構成された出力インターフェース回路に動作遅延回路
15を付加したものである。
7〜第10の回路に係る回路要素を組合せ、それによっ
て構成された出力インターフェース回路に動作遅延回路
15を付加したものである。
すなわち、入力端子INには第2の入力バンファ回路1
9が接続され、第14の駆動トランジスタT14のドレ
インD14が第2の出力駆動回路11Bのトランジスタ
T3.T8のゲートG3.G8に接29れている。また
、出力用トランジスタToのゲートGには、第2の出力
レベル調整回路13Bと動作遅延回路15が接続されて
いる。なお、各回路19.11B、13B及び15はl
it源供給方式により動作するものである。
9が接続され、第14の駆動トランジスタT14のドレ
インD14が第2の出力駆動回路11Bのトランジスタ
T3.T8のゲートG3.G8に接29れている。また
、出力用トランジスタToのゲートGには、第2の出力
レベル調整回路13Bと動作遅延回路15が接続されて
いる。なお、各回路19.11B、13B及び15はl
it源供給方式により動作するものである。
このため、出力用トランジスタTOのゲート容量が増加
することから反転・非反転動作時の電荷の充放電が遅く
なり、信号波の立ち上がり時間や立ち下がり時間を遅く
することができる。このことで、ECL回路の要求する
動作範囲内で高速信号を取り扱うことが可能となる。
することから反転・非反転動作時の電荷の充放電が遅く
なり、信号波の立ち上がり時間や立ち下がり時間を遅く
することができる。このことで、ECL回路の要求する
動作範囲内で高速信号を取り扱うことが可能となる。
これにより、GaAs E CL出力インターフェース
回路の動作に比べて遅い現状のECL回路の動作に整合
させることができる。また、従来例のような過度的に振
動をするリンギング現象を極力抑制することが可能とな
る。
回路の動作に比べて遅い現状のECL回路の動作に整合
させることができる。また、従来例のような過度的に振
動をするリンギング現象を極力抑制することが可能とな
る。
[GH2)以上の高速信号を正確にECL回路に供給す
ることが可能となる。
ることが可能となる。
[発明の効果]
以上説明したように、本発明によればエンハンスメント
型の出力用トランジスタのゲートに、ドレイン及びゲー
トを接続した同型の第2の駆動トランジスタが出力駆動
回路に設けられている。
型の出力用トランジスタのゲートに、ドレイン及びゲー
トを接続した同型の第2の駆動トランジスタが出力駆動
回路に設けられている。
このため、出力用トランジスタの閾値電圧に等しい電位
差を常に該トランジスタのゲートのバイアス電圧として
印加することができる。このことで、出力「L」レベル
時の出力インピーダンスの低減化及び出力rH」レベル
の上昇化を図ることが可能となる。
差を常に該トランジスタのゲートのバイアス電圧として
印加することができる。このことで、出力「L」レベル
時の出力インピーダンスの低減化及び出力rH」レベル
の上昇化を図ることが可能となる。
また、製造プロセスによる出力用トランジスタの閾(!
電圧のばらつきを、第2の駆動トランジスタの闇値電圧
のばらつきにより相互に打ち消すことが可能となる。
電圧のばらつきを、第2の駆動トランジスタの闇値電圧
のばらつきにより相互に打ち消すことが可能となる。
これにより、信号波の反射等が起き難くなり伝送信号波
形を所定形状に維持することができ、数
形を所定形状に維持することができ、数
第1図は、本発明に係る第1の半導体集積回路の原理図
、 第2図は、本発明に係る第2の半導体集積回路の原理図
、 第3図は、本発明に係る第3の半導体集積回路の原理図
、 第4図は、本発明に係る第4の半導体集積回路の原理図
、 第5図は、本発明に係る第5の半導体集積回路の原理図
、 第6図は、本発明に係る第6の半導体集積回路の原理図
、 第7図は、本発明の第1の実施例に係るGaAs EC
L出力インターフェース回路の構成図、第8図は、本発
明の第2の実施例に係るGaAs ECL出力インター
フェース回路の構成図、第9図は、本発明の第3の実施
例に係るGaAs ECL出力インターフェース回路の
構成図、第10図は、本発明の第4の実施例に係るGa
As ECL出力インターフェース回路の構成図、第1
1図は、本発明の第5の実施例に係るGaAs ECL
出力インターフェース回路の構成図、第12図は、本発
明の第6の実施例に係るGaAs ECL出力インター
フェース回路の構成図、第13図は、本発明の第7の実
施例に係るGaAs ECL出力インターフェース回路
の構成図、第14図は、本発明の第7の実施例に係るト
ランジスタ特性の実験回路図、 第15図は、本発明の第7の実施例に係る出力インピー
ダンス特性図、 第16図は、本発明の第7の実施例に係る出力レベル特
性図、 第17図は、本発明の第8の実施例に係るGaAs E
CL出力インターフェース回路の構成図、第18図は、
本発明の第9の実施例に係るGaAs ECL出力イン
ターフェース回路の構成図、第19図は、本発明の第1
0の実施例に係るGaAs ECL出力インターフェー
ス回路の構成図、第20図は、本発明の第11の実施例
に係るGaAs ECL出力インターフェース回路の構
成図、第21図は、本発明の第12の実施例に係るGa
As ECL出力インターフェース回路の構成図、第2
2図は、従来例に係るGaAsE CL出力インターフ
ェース回路の構成図、 第23図は、従来例に係るGaAsE CL出力インタ
ーフェース回路の他の回路図、 第24図は、従来例に係る問題点を説明するトランジス
タ特性図である。 (符号の説明) TO・・・出力用トランジスタ、 T1〜T8・・・第1〜第8の駆動トランジスタ、11
A、11B・・・第1.第2の出力駆動回路、12・・
・第1の動作保護回路、 13A、13B・・・第1.第2の出力レヘル調整回路
、14・・・第2の動作保護回路、 15・・・動作遅延回路、 GND・・・第1の電源、 VSSl・・・第2のit源、 VSS2・・・第3の電源、 inl・・・第1の入力部、 in2・・・第2の入力部、 Out・・・出力部、 G、Gl〜C8・・・ゲート、 D、DI−DB・・・ドレイン、 S、5l−38・・・ソース、 DRI−DR4・・・ダイオード、 A1−A4・・・アノード、 K1−に2・・・カソード。
、 第2図は、本発明に係る第2の半導体集積回路の原理図
、 第3図は、本発明に係る第3の半導体集積回路の原理図
、 第4図は、本発明に係る第4の半導体集積回路の原理図
、 第5図は、本発明に係る第5の半導体集積回路の原理図
、 第6図は、本発明に係る第6の半導体集積回路の原理図
、 第7図は、本発明の第1の実施例に係るGaAs EC
L出力インターフェース回路の構成図、第8図は、本発
明の第2の実施例に係るGaAs ECL出力インター
フェース回路の構成図、第9図は、本発明の第3の実施
例に係るGaAs ECL出力インターフェース回路の
構成図、第10図は、本発明の第4の実施例に係るGa
As ECL出力インターフェース回路の構成図、第1
1図は、本発明の第5の実施例に係るGaAs ECL
出力インターフェース回路の構成図、第12図は、本発
明の第6の実施例に係るGaAs ECL出力インター
フェース回路の構成図、第13図は、本発明の第7の実
施例に係るGaAs ECL出力インターフェース回路
の構成図、第14図は、本発明の第7の実施例に係るト
ランジスタ特性の実験回路図、 第15図は、本発明の第7の実施例に係る出力インピー
ダンス特性図、 第16図は、本発明の第7の実施例に係る出力レベル特
性図、 第17図は、本発明の第8の実施例に係るGaAs E
CL出力インターフェース回路の構成図、第18図は、
本発明の第9の実施例に係るGaAs ECL出力イン
ターフェース回路の構成図、第19図は、本発明の第1
0の実施例に係るGaAs ECL出力インターフェー
ス回路の構成図、第20図は、本発明の第11の実施例
に係るGaAs ECL出力インターフェース回路の構
成図、第21図は、本発明の第12の実施例に係るGa
As ECL出力インターフェース回路の構成図、第2
2図は、従来例に係るGaAsE CL出力インターフ
ェース回路の構成図、 第23図は、従来例に係るGaAsE CL出力インタ
ーフェース回路の他の回路図、 第24図は、従来例に係る問題点を説明するトランジス
タ特性図である。 (符号の説明) TO・・・出力用トランジスタ、 T1〜T8・・・第1〜第8の駆動トランジスタ、11
A、11B・・・第1.第2の出力駆動回路、12・・
・第1の動作保護回路、 13A、13B・・・第1.第2の出力レヘル調整回路
、14・・・第2の動作保護回路、 15・・・動作遅延回路、 GND・・・第1の電源、 VSSl・・・第2のit源、 VSS2・・・第3の電源、 inl・・・第1の入力部、 in2・・・第2の入力部、 Out・・・出力部、 G、Gl〜C8・・・ゲート、 D、DI−DB・・・ドレイン、 S、5l−38・・・ソース、 DRI−DR4・・・ダイオード、 A1−A4・・・アノード、 K1−に2・・・カソード。
Claims (7)
- (1)ドレイン(D)が第1の電源線(GND)に接続
され、ソース(S)が出力部(Out)に接続された出
力用トランジスタ(TO)と、前記出力用トランジスタ
(TO)のゲート(G)に接続された第1の出力駆動回
路(11A)とを具備し、前記第1の出力駆動回路(1
1A)は、ドレイン(D1)が第1の電源(GND)に
接続され、ソース(S1)が前記出力用トランジスタ(
TO)のゲート(G)に接続され、ゲート(G1)が第
1の入力部(in1)に接続された第1の駆動トランジ
スタ(T1)と、 ドレイン(D2)及びゲート(G2)が接続されて前記
出力用トランジスタ(TO)のゲート(G)に接続され
た第2の駆動トランジスタ(T2)と、 ドレイン(D3)が前記第2の駆動トランジスタ(T2
)のソース(S2)に接続され、ソース(S3)が第2
の電源(VSS1)に接続され、ゲート(G3)が第2
の入力部(in2)に接続された第3の駆動トランジス
タ(T3)から成ることを特徴とする半導体集積回路。 - (2)請求項1記載の半導体集積回路において、前記出
力用トランジスタ(TO)と並列に第1の動作保護回路
(12)が設けられ、 前記第1の動作保護回路(12)は、カソード(K1)
が第1の電源(GND)に接続され、アノード(A1)
が前記出力用トランジスタ(TO)のソース(S)に接
続された一以上の第1のダイオード(DR1)から成る
ことを特徴とする半導体集積回路。 - (3)請求項1記載の半導体集積回路において、前記出
力用トランジスタ(TO)と第1の出力駆動回路(11
A)との間に、第1の出力レベル調整回路(13A)が
設けられ、 前記第1の出力レベル調整回路(13A)は、ドレイン
(D4)及びゲート(G4)が接続されて前記出力用ト
ランジスタ(TO)のゲート(G)に接続された第4の
駆動トランジスタ(T4)と、ドレイン(D5)が前記
第4の駆動トランジスタ(T4)のソース(S4)に接
続され、ゲート(G5)及びソース(S5)が接続され
て第2の電源(VSS1)に接続された第5の駆動トラ
ンジスタ(T5)と、 アノード(A2)が第1の電源(GND)に接続され、
カソード(K2)が前記第5の駆動トランジスタ(T5
)のドレイン(D5)に接続された第2のダイオード(
DR2)から成ることを特徴とする半導体集積回路。 - (4)請求項3記載の半導体集積回路において、前記第
1の出力レベル調整回路(13A)に第2の動作保護回
路(14)が付加された第2の出力レベル調整回路(1
3B)を具備し、 前記第2の動作保護回路(14)は、アノード(A3)
が前記第2のダイオード(D2)のカソード(K2)に
接続され、カソード(K3)が前記第5の駆動トランジ
スタ(T5)のドレイン(D5)に接続された一以上の
第3のダイオード(DR3)と、 アノード(A4)が前記第4の駆動トランジスタ(T5
)のソース(S4)に接続され、カソード(K4)が前
記第5の駆動トランジスタ(T5)のドレイン(D5)
に接続された一以上の第4のダイオード(DR4)から
成ることを特徴とする半導体集積回路。 - (5)請求項1記載の半導体集積回路において、前記出
力用トランジスタ(TO)のゲート(G)と第2の電源
(VSS1)との間に、動作遅延回路(15)が設けら
れ、 前記動作遅延回路(15)が容量素子(C)を含むこと
を特徴とする半導体集積回路。 - (6)請求項1記載の半導体集積回路において、前記第
1の出力駆動回路(11A)の第1、第2の入力部(i
n1、in2)に、駆動補助回路(16)を付加した第
2の出力駆動回路(11B)が設けられ、 前記第2の出力駆動回路(11B)は、ドレイン(D6
)が第1の電源線(GND)に接続され、ソース(S6
)が前記出力用トランジスタ(TO)のゲート(G)に
接続され、ゲート(G6)が前記第1の出力駆動回路(
11A)の第1の入力部(in1)に接続された第6の
駆動トランジスタ(T6)と、 ドレイン(D7)が第1の電源(GND)に接続され、
ソース(S7)及びゲート(G7)が接続されて前記第
7の駆動トランジスタ(T7)のゲート(G7)に接続
された第7の駆動トランジスタ(T7)と、 ドレイン(D8)が前記第7の駆動トランジスタ(T7
)のソース(S7)に接続され、ソース(S8)が第2
の電源(VSS1)に接続され、ゲート(G8)が前記
第1の出力駆動回路(11A)の第2の入力部(in2
)に接続された第8の駆動トランジスタ(T8)から成
ることを特徴とする半導体集積回路。 - (7)請求項1、2及び6記載の半導体集積回路におい
て、 前記出力用トランジスタ(TO)、第2、第3、第4の
駆動トランジスタ(T2、T3、T4)及び前記第6、
第8の駆動トランジスタ(T6、T8)がエンハンスメ
ント型のショットキー障壁電界効果トランジスタから成
り、 前記第1の駆動トランジスタ(T1)、第5の駆動トラ
ンジスタ(T5)及び前記第7の駆動トランジスタ(T
7)がディプレッション型のショットキー障壁電界効果
トランジスタから成ることを特徴とする半導体集積回路
。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2070708A JP2774176B2 (ja) | 1990-03-20 | 1990-03-20 | 半導体集積回路 |
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