JP2767857B2 - 複数のプロセッサユニットを有する制御システム - Google Patents
複数のプロセッサユニットを有する制御システムInfo
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- JP2767857B2 JP2767857B2 JP1028053A JP2805389A JP2767857B2 JP 2767857 B2 JP2767857 B2 JP 2767857B2 JP 1028053 A JP1028053 A JP 1028053A JP 2805389 A JP2805389 A JP 2805389A JP 2767857 B2 JP2767857 B2 JP 2767857B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は複数のプロセッサユニットを有する制御シ
ステムに係り、そのプロセッサユニットの異常検出に関
するものである。
ステムに係り、そのプロセッサユニットの異常検出に関
するものである。
［従来の技術］ 近年、エンジンが複雑、多機能化するに従い情報処理
系を複数のプロセッサユニット（CPU）で分担するよう
になってきている。このようなシステムとして、例えば
特昭昭59−2102号公報に示されているものがある。これ
は、複数のプロセッサユニットと、各プロセッサユニッ
トに共用して読出し書込み可能な共有メモリとを備え、
この共有メモリを介して相互に情報の授受を行なうとと
もに、異常診断を行なう。この異常診断は、共有メモリ
に本来書込まれるべき情報が停止した場合に、その共有
メモリに書込みを行なっているプロセッサユニットを動
作不能と判断するものである。
系を複数のプロセッサユニット（CPU）で分担するよう
になってきている。このようなシステムとして、例えば
特昭昭59−2102号公報に示されているものがある。これ
は、複数のプロセッサユニットと、各プロセッサユニッ
トに共用して読出し書込み可能な共有メモリとを備え、
この共有メモリを介して相互に情報の授受を行なうとと
もに、異常診断を行なう。この異常診断は、共有メモリ
に本来書込まれるべき情報が停止した場合に、その共有
メモリに書込みを行なっているプロセッサユニットを動
作不能と判断するものである。
［発明が解決しようとする課題］ しかしながら、正常にプログラムが動作しても共有メ
モリの情報が書き替わらない場合や情報の書込み周期が
遅い場合には、誤判定を防止するために異常判定に時間
がかかる。即ち、共有メモリに本来書込まれるべき情報
が停止したか否かの判断を確実に行なうためには長い時
間モニタする必要があった。又、プログラム暴走時にも
共有メモリをアクセスして情報の書込みを行なう場合が
あり、みかけ上、共有メモリへの情報の書込みが停止せ
ずに、異常判定が遅れたり、さらには、異常判定できな
い可能性もある。
モリの情報が書き替わらない場合や情報の書込み周期が
遅い場合には、誤判定を防止するために異常判定に時間
がかかる。即ち、共有メモリに本来書込まれるべき情報
が停止したか否かの判断を確実に行なうためには長い時
間モニタする必要があった。又、プログラム暴走時にも
共有メモリをアクセスして情報の書込みを行なう場合が
あり、みかけ上、共有メモリへの情報の書込みが停止せ
ずに、異常判定が遅れたり、さらには、異常判定できな
い可能性もある。
この発明の目的は、異常判定を正確にかつ短時間のう
ちに行なうことができる複数のプロセッサユニットを有
する制御システムを提供することにある。
ちに行なうことができる複数のプロセッサユニットを有
する制御システムを提供することにある。
［課題を解決するための手段］ この発明は、センサからのデータを演算処理する複数
のプロセッサユニットと、この各プロセッサユニットに
共用する書込み及び読出し可能な共有メモリと、前記各
プロセッサユニットのそれぞれに接続する制御対象であ
る各アクチュエータとを備え、各プロセッサユニットは
共有メモリを介して各演算処理情報を相互に授受し、異
なる演算処理を分担している複数のプロセッサユニット
を有する制御システムにおいて、 前記共有メモリ内にプロセッサユニットのチェック専
用の記憶領域を設け、 チェックするプロセッサユニットが共有メモリ内のチ
ェック専用記憶領域に第１のデータを書込み処理し、チ
ェックされるプロセッサユニットが共有メモリ内のチェ
ック専用記憶領域に前記第１のデータとは異なる予め定
めた第２のデータを書替え処理し、チェックするプロセ
ッサユニットが共有メモリ内のチェック専用記憶領域の
データを読出してそのデータが第２のデータでないとき
にチェックされるプロセッサユニットが異常であると判
定し、その判定に基づいて、チェックするプロセッサユ
ニットからチェックされるプロセッサユニットにリセッ
ト信号を出力し、又、前記チェックするプロセッサユニ
ットから出力される信号に基づいて前記チェックするプ
ロセッサユニットの異常を検出する異常検出手段を備え
ることを特徴とする複数のプロセッサユニットを有する
制御システムをその要旨とする。
のプロセッサユニットと、この各プロセッサユニットに
共用する書込み及び読出し可能な共有メモリと、前記各
プロセッサユニットのそれぞれに接続する制御対象であ
る各アクチュエータとを備え、各プロセッサユニットは
共有メモリを介して各演算処理情報を相互に授受し、異
なる演算処理を分担している複数のプロセッサユニット
を有する制御システムにおいて、 前記共有メモリ内にプロセッサユニットのチェック専
用の記憶領域を設け、 チェックするプロセッサユニットが共有メモリ内のチ
ェック専用記憶領域に第１のデータを書込み処理し、チ
ェックされるプロセッサユニットが共有メモリ内のチェ
ック専用記憶領域に前記第１のデータとは異なる予め定
めた第２のデータを書替え処理し、チェックするプロセ
ッサユニットが共有メモリ内のチェック専用記憶領域の
データを読出してそのデータが第２のデータでないとき
にチェックされるプロセッサユニットが異常であると判
定し、その判定に基づいて、チェックするプロセッサユ
ニットからチェックされるプロセッサユニットにリセッ
ト信号を出力し、又、前記チェックするプロセッサユニ
ットから出力される信号に基づいて前記チェックするプ
ロセッサユニットの異常を検出する異常検出手段を備え
ることを特徴とする複数のプロセッサユニットを有する
制御システムをその要旨とする。
［作用］ 上記構成により、チェックするプロセッサユニットが
共有メモリ内のチェック専用記憶領域に第１のデータを
書込み処理し、チェックされるプロセッサユニットが共
有メモリ内のチェック専用記憶領域に前記第１のデータ
とは異なる予め定めた第２のデータを書替え処理する。
さらに、チェックするプロセッサユニットは共有メモリ
内のチェック専用記憶領域のデータを読出してそのデー
タが第２のデータでないときにチェックされるプロセッ
サユニットが異常であると判定する。
共有メモリ内のチェック専用記憶領域に第１のデータを
書込み処理し、チェックされるプロセッサユニットが共
有メモリ内のチェック専用記憶領域に前記第１のデータ
とは異なる予め定めた第２のデータを書替え処理する。
さらに、チェックするプロセッサユニットは共有メモリ
内のチェック専用記憶領域のデータを読出してそのデー
タが第２のデータでないときにチェックされるプロセッ
サユニットが異常であると判定する。
そして、その判定に基づいて、チェックするプロセッ
サユニットからチェックされるプロセッサユニットにリ
セット信号を出力する。
サユニットからチェックされるプロセッサユニットにリ
セット信号を出力する。
又、異常検出手段は、チェックするプロセッサユニッ
トから出力される信号に基づいてチェックするプロセッ
サユニットの異常を検出する。
トから出力される信号に基づいてチェックするプロセッ
サユニットの異常を検出する。
［実施例］ 以下、この発明を自動車用エンジンの制御装置に具体
化した一実施例を図面に従って説明する。
化した一実施例を図面に従って説明する。
第１図は一般的電子制御方式を採用した制御装置の一
例である。複数のセンサよりなるセンサ群１は、エンジ
ンの各所に配設され実際のエンジンの作動状態を電気信
号として検出するものである。このセンサ群１は、クラ
ンクシャフトの回転を利用してエンジンの回転数を検出
する回転数センサ２、クランクシャフトの回転を利用し
てエンジンの回転角を検出する回転角センサ３、吸気マ
ニホールド内に配設され吸気負圧を検出する吸気管負圧
センサ４、エンジンの冷却水温を検出する水温センサ５
等からなる。
例である。複数のセンサよりなるセンサ群１は、エンジ
ンの各所に配設され実際のエンジンの作動状態を電気信
号として検出するものである。このセンサ群１は、クラ
ンクシャフトの回転を利用してエンジンの回転数を検出
する回転数センサ２、クランクシャフトの回転を利用し
てエンジンの回転角を検出する回転角センサ３、吸気マ
ニホールド内に配設され吸気負圧を検出する吸気管負圧
センサ４、エンジンの冷却水温を検出する水温センサ５
等からなる。
第１の情報処理系６は第１のプロセッサユニット（以
下、第１のCPUという）７と入力インターフェイス８と
出力インターフェイス９とから構成されている。第１の
CPU7は前記センサ群１のセンサ２〜４からの信号を入力
インターフェイス８を介して入力し各種演算処理を実行
するとともに、その処理結果に基づき出力インターフェ
イス９を介して制御対象としての点火系アクチュエータ
10を駆動制御する。
下、第１のCPUという）７と入力インターフェイス８と
出力インターフェイス９とから構成されている。第１の
CPU7は前記センサ群１のセンサ２〜４からの信号を入力
インターフェイス８を介して入力し各種演算処理を実行
するとともに、その処理結果に基づき出力インターフェ
イス９を介して制御対象としての点火系アクチュエータ
10を駆動制御する。
第２の情報処理系11は第２のプロセッサユニット（以
下、第２のCPUという）12と入力インターフェイス13と
出力インターフェイス14とから構成されている。第２の
CPU12は前記センサ群１のセンサ2,4,5からの信号を入力
インターフェイス13を介して入力し各種演算処理を実行
するとともに、その処理結果に基づき出力インターフェ
イス14を介して制御対象としての燃料供給系アクチュエ
ータ15を駆動制御する。
下、第２のCPUという）12と入力インターフェイス13と
出力インターフェイス14とから構成されている。第２の
CPU12は前記センサ群１のセンサ2,4,5からの信号を入力
インターフェイス13を介して入力し各種演算処理を実行
するとともに、その処理結果に基づき出力インターフェ
イス14を介して制御対象としての燃料供給系アクチュエ
ータ15を駆動制御する。
第１のCPU7と第２のCPU12の間には共有メモリ16が接
続され、この共有メモリ16は第１のCPU7及び第２のCPU1
2に共用する書込み及び読出し可能なメモリである。こ
の共有メモリ16には例えばICメモリ等が使用され、両CP
U7,12からアクセス可能である。そして、CPU7,12は共有
メモリ16を介して各演算処理情報を相互に授受し、第１
のCPU7は点火系を、又、第２のCPU12は燃料供給系と、
異なる演算処理を分担している。
続され、この共有メモリ16は第１のCPU7及び第２のCPU1
2に共用する書込み及び読出し可能なメモリである。こ
の共有メモリ16には例えばICメモリ等が使用され、両CP
U7,12からアクセス可能である。そして、CPU7,12は共有
メモリ16を介して各演算処理情報を相互に授受し、第１
のCPU7は点火系を、又、第２のCPU12は燃料供給系と、
異なる演算処理を分担している。
さらに、共有メモリ16には第２のCPU12の異常状態を
検出するためのチェック専用記憶領域Ａが予め用意され
ている。
検出するためのチェック専用記憶領域Ａが予め用意され
ている。
又、第１のCPU7には異常検出手段としてのウォッチド
グIC17が接続され、第１のCPU7はウォッチドグIC17にウ
ォッチドグ信号を送り、ウォッチドグIC17はこのウォッ
チドグ信号を監視することにより第１のCPU7の異常を検
出する。そして、ウォッチドグIC17は異常と判断した場
合には第１のCPU7をリセットする。
グIC17が接続され、第１のCPU7はウォッチドグIC17にウ
ォッチドグ信号を送り、ウォッチドグIC17はこのウォッ
チドグ信号を監視することにより第１のCPU7の異常を検
出する。そして、ウォッチドグIC17は異常と判断した場
合には第１のCPU7をリセットする。
第１のCPU7は第２のCPU12の異常を検出する。そし
て、第１のCPU7は第２のCPU12が異常と判断するとリセ
ットするようになっている。
て、第１のCPU7は第２のCPU12が異常と判断するとリセ
ットするようになっている。
次に、このように構成した制御システムの作用を説明
する。
する。
第２図は第２のCPU12が所定時間毎に行なうフローチ
ャートである。第２のCPU12はステップ10で燃料噴射時
間の演算処理を行なったのち、ステップ11で共有メモリ
16のチェック専用記憶領域Ａに予め定めたある値「ｘ」
を書き込む。よって、所定時間毎に共有メモリ16のチェ
ック専用記憶領域Ａに第２のCPU12による「ｘ」の書込
みが行なわれる。
ャートである。第２のCPU12はステップ10で燃料噴射時
間の演算処理を行なったのち、ステップ11で共有メモリ
16のチェック専用記憶領域Ａに予め定めたある値「ｘ」
を書き込む。よって、所定時間毎に共有メモリ16のチェ
ック専用記憶領域Ａに第２のCPU12による「ｘ」の書込
みが行なわれる。
第３図は第１のCPU7が所定時間おきに行なうフローチ
ャートである。第１のCPU7はステップ20で点火時期の演
算処理を実行した後、ステップ21で共有メモリ16のチェ
ック専用記憶領域Ａの記憶内容を読み出し、記憶されて
いるデータが「ｘ」かどうかをチェックし、「ｘ」でな
いならばステップ22でカウント値Ｎに「１」を加算する
（Ｎ←Ｎ＋１）。そして、第１のCPU7はステップ23でそ
のカウント値Ｎが所定値Ｍとなったか否か判断し、所定
値Ｍになるとステップ24でカウント値Ｎをリセット（Ｎ
＝０）するとともに第２のCPU12をリセット処理する。
ャートである。第１のCPU7はステップ20で点火時期の演
算処理を実行した後、ステップ21で共有メモリ16のチェ
ック専用記憶領域Ａの記憶内容を読み出し、記憶されて
いるデータが「ｘ」かどうかをチェックし、「ｘ」でな
いならばステップ22でカウント値Ｎに「１」を加算する
（Ｎ←Ｎ＋１）。そして、第１のCPU7はステップ23でそ
のカウント値Ｎが所定値Ｍとなったか否か判断し、所定
値Ｍになるとステップ24でカウント値Ｎをリセット（Ｎ
＝０）するとともに第２のCPU12をリセット処理する。
又、第１のCPU7は前記ステップ21においてチェック専
用記憶領域Ａのデータが「ｘ」である場合、ステップ25
でカウント値Ｎをリセット（Ｎ＝０）する。そして、第
１のCPU7はステップ23,24,25を処理した後、共有メモリ
16のチェック専用記憶領域Ａに「ｘ」以外の値を書替え
る。
用記憶領域Ａのデータが「ｘ」である場合、ステップ25
でカウント値Ｎをリセット（Ｎ＝０）する。そして、第
１のCPU7はステップ23,24,25を処理した後、共有メモリ
16のチェック専用記憶領域Ａに「ｘ」以外の値を書替え
る。
この際、本実施例ではステップ26で共有メモリ16のチ
ェック専用記憶領域Ａに「ｘ」以外のデータを書替処理
してから次回処理タイミングにおけるステップ21のチェ
ック専用記憶領域Ａのデータ読み出し処理までの間に、
第２図におけるステップ11の記憶領域Ａの「ｘ」のデー
タ書替えが１回行なわれるようになっている。
ェック専用記憶領域Ａに「ｘ」以外のデータを書替処理
してから次回処理タイミングにおけるステップ21のチェ
ック専用記憶領域Ａのデータ読み出し処理までの間に、
第２図におけるステップ11の記憶領域Ａの「ｘ」のデー
タ書替えが１回行なわれるようになっている。
従って、第２のCPU12により共有メモリ16のチェック
専用記憶領域Ａに「ｘ」が書込まれるとともに、第１の
CPU7にその記憶領域Ａに「ｘ」以外の値が書込まれ、第
１のCPU7がその記憶内容を読み出したときＡ≠ｘがＭ回
連続すると異常有りと判定して第２のCPU12がリセット
される。
専用記憶領域Ａに「ｘ」が書込まれるとともに、第１の
CPU7にその記憶領域Ａに「ｘ」以外の値が書込まれ、第
１のCPU7がその記憶内容を読み出したときＡ≠ｘがＭ回
連続すると異常有りと判定して第２のCPU12がリセット
される。
このように本実施例によれば、共有メモリ16内に第２
のCPU12のチェック専用の記憶領域Ａを設け、チェック
する第１のCPU7が共有メモリ16内のチェック専用記憶領
域Ａに第１のデータ（「ｘ」以外の値）を書込み処理
し、チェックされる第２のCPU12が共有メモリ16内のチ
ェック専用記憶領域Ａに第１のデータとは異なる予め定
めた第２のデータ（「ｘ」）を書替え処理し、チェック
する第１のCPU7が共有メモリ16内のチェック専用記憶領
域Ａの第２のCPU12が書込んだデータを読出してそのデ
ータが第２のデータ（「ｘ」）でないときにチェックさ
れる第２のCPU12が異常であると判定するようにした。
のCPU12のチェック専用の記憶領域Ａを設け、チェック
する第１のCPU7が共有メモリ16内のチェック専用記憶領
域Ａに第１のデータ（「ｘ」以外の値）を書込み処理
し、チェックされる第２のCPU12が共有メモリ16内のチ
ェック専用記憶領域Ａに第１のデータとは異なる予め定
めた第２のデータ（「ｘ」）を書替え処理し、チェック
する第１のCPU7が共有メモリ16内のチェック専用記憶領
域Ａの第２のCPU12が書込んだデータを読出してそのデ
ータが第２のデータ（「ｘ」）でないときにチェックさ
れる第２のCPU12が異常であると判定するようにした。
従って、従来の装置においては、正常にプログラムが
動作しても共有メモリの情報が書き替わらない場合や情
報の書込み周期が遅い場合には共有メモリに本来書込ま
れるべき情報が停止したか否かの判断を確実に行なうた
めに異常判定に時間がかかっていたが、本実施例では共
有メモリ16内にチェック専用記憶領域Ａを設け、そのデ
ータが第２のデータ（「ｘ」）でないときにチェックさ
れる第２のCPU12が異常であると判定するようにしたの
で、異常判定を短時間のうちに行なうことができる。
又、従来の装置ではプログラム暴走時に共有メモリをア
クセスして情報の書込みが行なわれると、みかけ上、共
有メモリへの情報が停止せずに、異常判定が遅れたり、
異常判定できない可能性もあったが、本実施例では第２
のCPU12が共有メモリ16内のチェック専用記憶領域Ａに
一種類のデータ（「ｘ」）を書込むようにしているの
で、異常判定を正確に行なうことができることとなる。
動作しても共有メモリの情報が書き替わらない場合や情
報の書込み周期が遅い場合には共有メモリに本来書込ま
れるべき情報が停止したか否かの判断を確実に行なうた
めに異常判定に時間がかかっていたが、本実施例では共
有メモリ16内にチェック専用記憶領域Ａを設け、そのデ
ータが第２のデータ（「ｘ」）でないときにチェックさ
れる第２のCPU12が異常であると判定するようにしたの
で、異常判定を短時間のうちに行なうことができる。
又、従来の装置ではプログラム暴走時に共有メモリをア
クセスして情報の書込みが行なわれると、みかけ上、共
有メモリへの情報が停止せずに、異常判定が遅れたり、
異常判定できない可能性もあったが、本実施例では第２
のCPU12が共有メモリ16内のチェック専用記憶領域Ａに
一種類のデータ（「ｘ」）を書込むようにしているの
で、異常判定を正確に行なうことができることとなる。
尚、この発明は上記実施例に限定されるものではな
く、例えば、上記実施例では共有メモリがCPUの外部に
あったがCPU7あるいはCPU12の内部にあってもよい。
又、共有メモリへのアクセスはパラレルのバスを介して
も、シリアル通信でもよい。
く、例えば、上記実施例では共有メモリがCPUの外部に
あったがCPU7あるいはCPU12の内部にあってもよい。
又、共有メモリへのアクセスはパラレルのバスを介して
も、シリアル通信でもよい。
さらには、上記実施例ではステップ26（「ｘ」以外の
データ書込み）からステップ21（データの読み出し）の
処理の間に、ステップ11の（「ｘ」のデータ書込み）を
一回行なうようにしたが、ステップ26〜21の間にステッ
プ11の処理を複数回行なうようなタイミングをセットし
てもよい。又、使用するセンサやアクチュエータの種
別、数量は限定されるものではない。
データ書込み）からステップ21（データの読み出し）の
処理の間に、ステップ11の（「ｘ」のデータ書込み）を
一回行なうようにしたが、ステップ26〜21の間にステッ
プ11の処理を複数回行なうようなタイミングをセットし
てもよい。又、使用するセンサやアクチュエータの種
別、数量は限定されるものではない。
さらに、上記実施例では２系統の情報処理系（２つの
CPU）を使用したが３系統以上の情報処理系（３つ以上
のCPU）を用いる場合にも使用することができる。その
一例を第４図に示す。CPU7はｎ個の共有メモリ（18a,18
b,…18n）を介してｎ個のCPU（19a,19b,…19n）と情報
の授受を行なっている。又、各共有メモリ18a,18b,…18
n内にはCPU19a,19b,…19nの異常状態を検出するための
チェック専用記憶領域Ａを持っている。そして、CPU7は
ウォッチドグIC17により異常状態が監視されるととも
に、各共有メモリ18a,18b,…18nのチェック専用記憶領
域Ａを用いてCPU19a,19b,…19nの異常状態を監視する。
CPU）を使用したが３系統以上の情報処理系（３つ以上
のCPU）を用いる場合にも使用することができる。その
一例を第４図に示す。CPU7はｎ個の共有メモリ（18a,18
b,…18n）を介してｎ個のCPU（19a,19b,…19n）と情報
の授受を行なっている。又、各共有メモリ18a,18b,…18
n内にはCPU19a,19b,…19nの異常状態を検出するための
チェック専用記憶領域Ａを持っている。そして、CPU7は
ウォッチドグIC17により異常状態が監視されるととも
に、各共有メモリ18a,18b,…18nのチェック専用記憶領
域Ａを用いてCPU19a,19b,…19nの異常状態を監視する。
［発明の効果］ 以上詳述したように、この発明によれば、複数のプロ
セッサユニットを有する制御システムにおいて、異常判
定を正確にかつ短時間のうちに行うことができる。又、
チェックされるプロセッサユニットが異常状態のとき、
同プロセッサユニットを正常状態に復帰させることがで
き、さらにチェックするプロセッサユニットの異常も確
実に検出することができる。
セッサユニットを有する制御システムにおいて、異常判
定を正確にかつ短時間のうちに行うことができる。又、
チェックされるプロセッサユニットが異常状態のとき、
同プロセッサユニットを正常状態に復帰させることがで
き、さらにチェックするプロセッサユニットの異常も確
実に検出することができる。
第１図は実施例の複数のプロセッサユニットを有する制
御システムの全体構成図、第２図は作用を説明するため
のフローチャート、第３図は作用を説明するためのフロ
ーチャート、第４図は別例の複数のプロセッサユニット
を有する制御システムの全体構成図である。 ２〜５はセンサ、７は第１のCPU、10は制御対象として
の点火系アクチュエータ、12は第２のCPU、15は制御対
象としての燃料供給系アクチュエータ、16は共有メモ
リ、Ａはチェック専用の記憶領域。
御システムの全体構成図、第２図は作用を説明するため
のフローチャート、第３図は作用を説明するためのフロ
ーチャート、第４図は別例の複数のプロセッサユニット
を有する制御システムの全体構成図である。 ２〜５はセンサ、７は第１のCPU、10は制御対象として
の点火系アクチュエータ、12は第２のCPU、15は制御対
象としての燃料供給系アクチュエータ、16は共有メモ
リ、Ａはチェック専用の記憶領域。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G05B 23/02 G06F 11/30 G06F 15/16
Claims (1)
- 【請求項１】センサからのデータを演算処理する複数の
プロセッサユニットと、 この各プロセッサユニットに共用する書込み及び読出し
可能な共有メモリと、 前記各プロセッサユニットのそれぞれに接続する制御対
象である各アクチュエータと を備え、各プロセッサユニットは共有メモリを介して各
演算処理情報を相互に授受し、異なる演算処理を分担し
ている複数のプロセッサユニットを有する制御システム
において、 前記共有メモリ内にプロセッサユニットのチェック専用
の記憶領域を設け、 チェックするプロセッサユニットが共有メモリ内のチェ
ック専用記憶領域に第１のデータを書込み処理し、 チェックされるプロセッサユニットが共有メモリ内のチ
ェック専用記憶領域に前記第１のデータとは異なる予め
定めた第２のデータを書替え処理し、 チェックするプロセッサユニットが共有メモリ内のチェ
ック専用記憶領域のデータを読出してそのデータが第２
のデータでないときにチェックされるプロセッサユニッ
トが異常であると判定し、 その判定に基づいて、チェックするプロセッサユニット
からチェックされるプロセッサユニットにリセット信号
を出力し、 又、前記チェックするプロセッサユニットから出力され
る信号に基づいて前記チェックするプロセッサユニット
の異常を検出する異常検出手段を備えることを特徴とす
る複数のプロセッサユニットを有する制御システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1028053A JP2767857B2 (ja) | 1989-02-07 | 1989-02-07 | 複数のプロセッサユニットを有する制御システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1028053A JP2767857B2 (ja) | 1989-02-07 | 1989-02-07 | 複数のプロセッサユニットを有する制御システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02206806A JPH02206806A (ja) | 1990-08-16 |
| JP2767857B2 true JP2767857B2 (ja) | 1998-06-18 |
Family
ID=12238014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1028053A Expired - Fee Related JP2767857B2 (ja) | 1989-02-07 | 1989-02-07 | 複数のプロセッサユニットを有する制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2767857B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3055924B2 (ja) * | 1990-09-04 | 2000-06-26 | ヤマザキマザック株式会社 | 生産システム |
| JP2778344B2 (ja) * | 1991-04-16 | 1998-07-23 | 日本電気株式会社 | 複数プロセッサシステム |
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