JPS6111802Y2 - - Google Patents

Description

【考案の詳細な説明】 〔産業上の利用分野〕 本考案はパリテイ・チエツカ・ジエネレータの
診断装置に関するものである。

〔従来の技術〕

ランダム・アクセス・メモリ（RAM）中に垂
直パリテイ用冗長RAMとパリテイ・チエツカ・
ジエネレータを備え、RAMの診断をオンライン
で行うシステムは従来からよく行なわれていた。

たとえば、特開昭51−3137号には、パリテイ・
チエツカ・ジエネレータのチエツクをするため
に、逆パリテイの付けられた誤つたデータを予め
書き込んでおき、パリテイ・チエツカ・ジエネレ
ータのチエツクをする技術が開示されている。

また、特公昭50−36946号には、データのパリ
テイをプログラムによつて誤つたパリテイを付加
できる方法が開示されている。

〔考案が解決しようとする問題点〕

前者の技術においては、パリテイ・エラーが発
生したときに特定のアドレスを検出するための特
別な回路を必要とするため構成が複雑であり、ま
た後者の技術は、誤つたパリテイを付加する方法
が非常に複雑であつた。

〔問題を解決するための手段〕

本考案は、上述の欠点を解決するもので、本考
案の装置は、計算機とランダム・アクセス・メモ
リを含み、パリテイ・チエツカ・ジエネレータを
介してランダム・アクセス・メモリに情報ビツト
を、パリテイ用冗長ランダム・アクセス・メモリ
にチエツク用冗長ビツトを書き込み、読み出して
パリテイチエツクをする装置において、パリテ
イ・チエツカ・ジエネレータテスト手段と、パリ
テイ・エラ・割込処理手段と、パリテイ・チエツ
カ・ジエネレータのパリテイ・モードを計算機を
介して通常処理時のノーマルモードとテスト時の
テストモードで相異なる奇／偶パリテイチエツク
に設定する設定手段と、パリテイモードを識別す
るためにテストモードをセツトするためのテスト
モードフラツグ手段とを有し、パリテイ・チエツ
カ・ジエネレータテスト手段は、テストモードに
入ると、設定手段をテストモードにして、テスト
モードフラツグ手段にテストモードをセツトする
第１の手段と、ランダム・アクセス・メモリにテ
スト用データを書き、その書込後設定手段をノー
マルモードにする第２の手段と、設定手段がノー
マルモードに設定後、上記テストデータをランダ
ム・アクセス・メモリから読み出して、パリテイ
エラがないとパリテイ・チエツカ・ジエネレータ
の故障処理を行なう第３の手段とを有し、パリテ
イ・エラ・割込処理手段は、 パリテイ・エラが発生すると、テストモードフ
ラツグ手段がテストモードにあるかどうかを判断
する第４の手段と、テストモードフラツグ手段が
テストモードにないときは、パリテイエラ処理を
行なう第５の手段と、テストモードフラツグ手段
がテストモードであるときは、テストモードフラ
ツグ手段のテストモードをリセツトとして通常処
理にもどる第６の手段とを有したことにより、非
常に簡単な構成で、パリテイ・チエツカ・ジエネ
レータの診断および割込機能の診断を行なうこと
ができるものである。

〔実施例〕

以下、図面に基づき本考案の実施例を詳細に説
明する。

第１図は本考案によるパリテイ・チエツカ・ジ
エネレータの診断装置の一実施例を示すブロツク
図である。図において、PCGはパリテイ・チエ
ツカ・ジエネレータ、LW・RAMは垂直パリテイ
用冗長RAMで、これらはRAMと共にRAMブロ
ツクを構成している。CPUは計算機である。そ
して、このように計算機CPUとRAMを含み、パ
リテイ・チエツカ・ジエネレータPCGを介して
RAMに情報ビツトをパリテイ用冗長RAMすなわ
ちLW・RAMにチエツク用冗長ビツトを書き込
み、読み出してパリテイチエツクをするように構
されている。なお、図において、PEOGはパリテ
イ・エラ割込み信号を示し、PCは奇パリテイ／
偶パリテイコントロール信号、DBはデータバス
を示す。ここで、奇パリテイ／偶パリテイコント
ロール信号PCによる偶数パリテイ・チエツクは
データとパリテイビツトの１の合計が偶数なら
OK、奇数パリテイ・チエツクはデータとパリテ
イビツトの１の合計が奇数ならOKとして処理す
るように構成されている。そして、ｎビツトから
なる情報データについて１ビツトのパリテイが付
けられる。

そして、パリテイ・チエツカ・ジエネレータ
PCGのパリテイ・モードを計算機CPUを介して
ノーマル（適用状態）モードとテスト（診断状
態）モードで相異なる奇／偶パリテイ・チエツク
で与える手段と、パリテイモード識別のためのテ
ストモードフラツグとを備えている。ここで、フ
ラツグ（flag）は、計算機のメモリ内の字または
語に与えられたビツトである記憶の範囲の境界を
示したり、ある条件が生じたことを後に実行され
るプログラに示したり、あるいは各種のデータが
混入しているとき語がある特定のクラスに属する
ことを示すなどに用いられるものである。

つぎにこの第１図に示す実施例の動作を説明す
る。まず、通常時RAMブロツク図ブロツクのパ
リテイ・チエツカ・ジエネレータPCGは計算機
CPUからの奇パリテイ／偶パリテイコントロー
ル信号PCにより奇パリテイ用あるいは偶パリテ
イ用に設定されている。ここでは説明の都合上、
通常時奇パリテイとして説明する。

この通常モード、すなわち奇パリテイに設定さ
れた状態で、RAMに異常が発生すると、計算機
CPUがそのRAMロケーシヨンを読み出ししたと
き、パリテイ・チエツカ・ジエネレータPCGに
よりRAM異常が検出され、計算機CPUに対し割
込みを発生させる。計算機CPUはこのパリテ
イ・エラ・割込み信号PEOGによりパリテイ・エ
ラ・処理ルーチンを実行する。

つぎに、パリテイ・チエツカ・ジエネレータ
PCGのテスト手順を説明する。

計算機CPUによりパリテイ・チエツカ・ジ
エネレータPCGをテスト・モード、ここでは
偶パリテイ・モードに設定する。それと同時に
パリテイ・チエツカ・ジエネレータPCGテス
ト・モードのフラツグを立てる。

RAM中のあるアドレスにテスト用データを
書き込む。このとき、このアドレスに対応する
垂直パリテイ用冗長RAM、すなわちLW・
RAMには偶パリテイのビツトがパリテイ・チ
エツカ・ジエネレータPCGにより書き込れ
る。ここで、このアドレスはLW・RAMのどこ
でもよい。もし、RAM中のデータがテストに
より破壊されては困る場合には、テスト用デー
タとしてそのRAM中のデータを用いるか、あ
るいはRAM中のデータをテスト中どこかへ退
避し、テスト終了後RAM中へ復帰させればよ
い。

この書き込の終了後、パリテイ・チエツカ・
ジエネレータPCGをノーマル・モード、すな
わちここでは奇パリテイ・モードに復帰する。

続いて、計算機CPUはテスト用データを書
き込んだアドレスの内容を書き込む。このと
き、パリテイ・チエツカ・ジエネレータPCG
が正常であるなら、垂直パリテイ用冗長
RAM、すなわちLW・RAM中には偶パリテイ
に、またパリテイ・チエツカ・ジエネレータ
PCGは奇パリテイに設定されているため、パ
リテイ・チエツカ・ジエネレータPCGはパリ
テイ・エラを検出し、計算機CPUに対しパリ
テイ・エラ・割込み信号PEOGを出し、計算機
CPUの割込み機能が正常であれば、計算機
CPUは割込みを受けつけパリテイ・エラ・処
理ルーチンを実行する。そして、パリテイ・チ
エツカ・ジエネレータPCGが動作しない場
合、次のに述べる自己診断処理ルーチンが続
いて実行される。

パリテイ・チエツカ・ジエネレータPCGあ
るいは割込み機能が異常の場合、すなわち、パ
リテイ・エラ・割込み信号PEOGが受け付けら
れない場合、計算機CPUはパリテイ・チエツ
カ・ジエネレータPCGと割込み機能異常の自
己診断結果の表示、計算機CPU停止等の自己
診断処理ルーチを実行する。そして、パリテ
イ・チエツカ・ジエネレータPCGおよび割込
み機能が正常の場合には、このパリテイ・チエ
ツカ・ジエネレータおよび割込み機能異常処理
ルーチを実行する前に、パリテイ・エラ・割込
み信号PEOGが発生し、計算機CPUはパリテ
イ・エラ・処理ルーチンへ飛ぶ。

パリテイ・エラ・処理ルーチンは次のように
なつている。

まず、パリテイ・チエツカ・ジエネレー
タ・テスト・モード・フラツグが立つている
かどうかをチエツクする。

フラツグが立つていない場は、パリテイ・
チエツカ・ジエネレータPCGがノーマル・
モードであるにもかかわらず、パリテイ・エ
ラが発生したことであるので、パリテイ・エ
ラに対する処理を行う。

フラツグが立つている場合には、パリテ
イ・チエツカ・ジエネレータPCGのテスト
を行つた結果、パリテイ・チエツカ・ジエネ
レータPCGが正常に動作したことを示して
おり、フラツグをリセツトして演算器のメイ
ン・プログラムへ戻る。

そして、フラツグのリセツは、計算機
CPU経由でソフトウエアによつて行つても
よいし、また、フラツグの状態を計算機
CPUが読み込むと同時にハードウエアによ
り自動的にリセツトしてもよい。

以上の手順により、パリテイ・チエツカ・ジエ
ネレータPCGの自己診断および割込み機能の自
己診断が実現される。

第２図および第３図は以上の動作例をフローチ
ヤーにより示しした説明図である。

第４図は、本考案を機能実現手段の結合による
構成で示したものである。すなわち、構成上、パ
リテイ・チエツカ・ジエネレータテスト手段１
と、パリテイ・エラ・割込処理手段２と、パリテ
イ・チエツカ・ジエネレータ５のパリテイ・モー
ドを計算機を介して通常処理時のノーマルモード
とテスト時のテストモードで相異なる奇／偶パリ
テイチエツクに設定する設定手段３と、パリテイ
モードを識別するためのテストモードをセツトす
るためのテストモードフラツグ手段４とを有して
いる。パリテイ・チエツカ・ジエネレータテスト
手段１は、テストモードに入ると設定手段３をテ
ストモードにして、テストモードフラツグ手段４
にテストモードをセツトする第１の手段６と、ラ
ンダム・アクセス・メモリにテスト用データを書
き、その書込後設定手段３をノーマル・モードに
する第２の手段７と、設定手段３がノーマル・モ
ードに設定後、上記テストデータをランダム・ア
クセス・メモリから読み出して、パリテイエラが
ないとパリテイ・チエツカ・ジエネレータの故障
処理を行なう第３の手段８とを有している。ま
た、パリテイ・エラ・割込処理手段２は、パリテ
イ・エラが発生すると、テストモードフラツグ手
段４がテストモードにあるかどうかを判断する第
４の手段９と、テストモードフラツグ手段４がテ
ストモードにないときはパリテイエラ処理を行な
う第５の手段１０と、テストモードフラツグ手段
４がテストモードであるときは、テストモードフ
ラツグ手段４のテストモードをリセツトして通常
処理のもどる第６の手段１１とを有している。

〔考案の効果〕

以上の説明から明らかなように、本考案によれ
ば、複雑な手段を用いることなく簡単な構成によ
つて、パリテイ・チエツカ・ジエネレータの自己
診断および割込み機能の自己診断を確実にかつ容
易に行うことができるので、実用上の効果は極め
て大である。

【図面の簡単な説明】

第１図は本考案によるパリテイ・チエツカ・ジ
エネレータの診断装置の一実施例を示すブロツク
図、第２図および第３図は第１図の動作説明に供
するフローチヤートである。第４図は、本考案の
構成を示す機能ブロツク図である。 CPU……計算機、RAM……ランダム・アクセ
ス・メモリ、PCG，５……パリテイ・チエツ
カ・ジエネレータ、LW・RAM……垂直パリテイ
用冗長ランダム・アクセス・メモリ、PEOG……
パリテイ・エラ割込み信号、PC……奇パリテ
イ／偶パリテイコントロール信号、１……パリテ
イ・チエツカ・ジエネレータテスト手段、２……
パリテイ・エラ・割込処理手段、３……設定手
段、４……テストモードフラツグ手段。

Claims (1)

1. 【実用新案登録請求の範囲】 計算機とランダム・アクセス・メモリを含み、
   パリテイ・チエツカ・ジエネレータを介してラン
   ダム・アクセス・メモリに情報ビツトを、パリテ
   イ用冗長ランダム・アクセス・メモリにチエツク
   用冗長ビツトを書き込み、読み出してパリテイチ
   エツクをする装置において、 パリテイ・チエツカ・ジエネレータテスト手段
   と、パリテイ・エラ・割込処理手段と、パリテ
   イ・チエツカ・ジエネレータのパリテイ・モード
   を計算機を介して通常処理時のノーマルモードと
   テスト時のテストモードで相異なる奇／偶パリテ
   イチエツクに設定する設定手段と、パリテイモー
   ドを識別するためにテストモードをセツトするた
   めのテストモードフラツグ手段とを有し、 パリテイ・チエツカ・ジエネレータテスト手段
   は、 テストモードに入ると、設定手段をテストモー
   ドにして、テストモードフラツグ手段にテストモ
   ードをセツトする第１の手段と、 ランダム・アクセス・メモリにテスト用データ
   を書き、その書込後設定手段をノーマルモードに
   する第２の手段と、 設定手段がノーマルモードに設定後、上記テス
   トデータをランダム・アクセス・メモリから読み
   出して、パリテイエラがないとパリテイ・チエツ
   カ・ジエネレータの故障処理を行なう第３の手段
   とを有し、 パリテイ・エラ・割込処理手段は、 パリテイ・エラが発生すると、テストモードフ
   ラツグ手段がテストモードにあるかどうかを判断
   する第４の手段と、 テストモードフラツグ手段がテストモードにな
   いときは、パリテイエラ処理を行なう第５の手段
   と、 テストモードフラツグ手段がテストモードであ
   るときは、テストモードフラツグ手段のテストモ
   ードをリセツトとして通常処理にもどる第６の手
   段とを有したことを特徴とするパリテイ・チエツ
   カ・ジエネレータの診断装置。