JP2778344B2 - 複数プロセッサシステム - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は主ＣＰＵ（Ｃｅｎｔｒａ
ｌ Ｐｒｏｃｅｓｓｏｒ Ｕｎｉｔ）回路および従ＣＰ
Ｕ回路の共通記憶回路（共通メモリ）としてデュアルポ
ートＲＡＭ（以下デュアルポートメモリ：ＤＰＭ）を使
用する複数プロセッサシステムに関し、特に上記複数プ
ロセッサシステムにおける従ＣＰＵ回路の異常動作検出
およびリセット方法に関する。

【０００２】

【従来の技術】従来のこの種の複数プロセッサシステム
は、１台の主ＣＰＵ回路と複数の従ＣＰＵ回路と上記従
ＣＰＵ回路と同数の共通メモリとを有する。上記主ＣＰ
Ｕ回路および従ＣＰＵ回路の各各は、データ等の処理を
行うＣＰＵとＣＰＵ回路のプログラム等を記憶するＲＯ
Ｍ回路（ＲＯＭ）と演算等に使用されるＲＡＭ回路（Ｒ
ＡＭ）と外部装置とのインタフェース回路であるＩ／Ｏ
回路（Ｉ／Ｏ）と上記ＣＰＵを監視するウオッチドッグ
タイマー回路とを含み、一つのプロセッサシステムを構
成している。そして、主ＣＰＵ回路と複数の従ＣＰＵ回
路の各各とが一つのＤＰＭをデータ等の共通メモリとし
ている。これら主従ＣＰＵ回路からなる複数プロセッサ
システムにおいては、上記複数の従ＣＰＵ回路が装置の
アラーム情報やパフォーマンス情報などのデータを上記
複数のＤＰＭにそれぞれ収集し、収集されたデータを主
ＣＰＵ回路が処理する。

【０００３】

【発明が解決しようとする課題】上述の主および従ＣＰ
Ｕ回路は、内蔵のウオッツドッグタイマーにより常時そ
れぞれ監視されている。即ち、ＣＰＵが暴走等の異常動
作を起こすと、内蔵ウオッチドッグタイマーによりリセ
ットされる。しかし、このリセット時には、そのリセッ
トされたＣＰＵ接続のＤＰＭには、リセット前の異常な
データがすでに書き込まれていたり、あるいはリセット
により正常データの書き込みが欠落したりして、そのＤ
ＰＭ内のデータが全体として信頼性を失なう。また異常
動作に陥ったＣＰＵは、正常動作中のＣＰＵからの書き
込みデータを異なったデータとして読み込んだり、誤ま
ったアドレスからのデータを読み込んだりすることが避
けられない。つまり、複数プロセッサシステムにおいて
いずれかのＣＰＵが異常動作を起こすと、上記ＤＰＭに
共通記憶されているデータが意味をなさなくなる。

【０００４】また、主および従ＣＰＵ回路はいずれも、
接続相手のＣＰＵ回路がいつ異常になったかを互いに判
断できず、相互間のデータ交換の際にデータに矛盾が発
生するという問題がある。例えば、従ＣＰＵが一度リセ
ットされ、リセット前後のデータの欠落が上記ＤＰＭに
生じても、主ＣＰＵではこの欠落を検出するできない。
従って、主ＣＰＵ回路は、この欠落を含む誤まったデー
タを正しいデータとしてデータ処理する。この処理デー
タが上記主ＣＰＵ回路を通じてさらに他の従ＣＰＵ回路
で使用されると、このデータ欠落の影響が全プロセッサ
システムに及ぶことになる。

【０００５】さらに、上記複数プロセッサシステムで
は、ウオッチドッグタイマーを各ＣＰＵごとに必要と
し、費用がかさむという問題があった。従って、本発明
の第１の目的は、複数プロセッサシステムであってその
システムを構成する各ＣＰＵ回路が異常動作に伴なう欠
落などの誤まりデータに影響されることのない複数プロ
セッサシステムを提供することにある。

【０００６】本発明の第２の目的は、主ＣＰＵ回路が従
ＣＰＵ回路を監視するとともに異常動作状態の従ＣＰＵ
回路をリセットできる複数プロセッサシステムを提供す
ることにある。

【０００７】さらに、本発明の第３の目的は、ウオッチ
ドッグタイマー回路を各ＣＰＵ回路に備える代わりにシ
ステム全体について一個備えた複数プロセッサシステム
を提供することにある。

【０００８】

【課題を解決するための手段】この発明による複数プロ
セッサシステムは、従来技術によるこの種プロセッサシ
ステムと同様に、互いにバスラインで接続された主ＣＰ
ＵとＲＯＭとＲＡＭとＩ／Ｏとを備える主ＣＰＵ回路
と、同様に互いにバスラインで接続された従ＣＰＵとＲ
ＯＭとＲＡＭとＩ／Ｏとを各各が備える複数の従ＣＰＵ
回路と、上記主ＣＰＵと上記複数の従ＣＰＵの一つから
のアクセスを受けるようにこれらＣＰＵに別々のバスラ
インでそれぞれ接続された上記従ＣＰＵ回路と同数のＤ
ＰＭとを備える。ウオッチドッグタイマーは上記主ＣＰ
Ｕのみが内蔵する。

【０００９】上記従ＣＰＵ回路の各各は、その従ＣＰＵ
回路とソフトウェアとで構成される監視手段によりその
従ＣＰＵに関する所定の監視情報（以下、従ＣＰＵの監
視情報に限って動作情報ということがある）を定期的に
作成し、この動作情報を接続相手のＤＰＭの監視情報記
憶部に書き込ませる。一方、上記主ＣＰＵ回路とソフト
ウェアとで構成される監視検出手段が、接続相手のＤＰ
Ｍから上記従ＣＰＵの動作情報を読み出し、この従ＣＰ
Ｕの動作状態を監視する。上記動作情報から上記従ＣＰ
Ｕの異常動作を検出すると、上記監視検出手段が、制御
手段を介して上記異常従ＣＰＵのリセット端子にリセッ
ト信号を送り、異常動作の上記従ＣＰＵをリセットす
る。同時に、上記ＤＰＭのデータ記憶部からのデータ書
き込みも禁止される。

【００１０】なお、上記ＤＰＭの監視情報記憶部の一部
に上記データ記憶部内における収集データのステータス
情報も上記監視情報の一つとして記憶させ、さらに上記
従ＣＰＵ回路の監視手段が上記ＤＰＭ内の動作情報およ
びステータス情報を検出する手段を備えていると、上記
従ＣＰＵ自らが、上記ＤＰＭ内の収集データ異常を検出
し、接続ＤＰＭへの収集データ書き込みを禁止すること
もできる。

【００１１】

【実施例】次に本発明について図面を参照して説明す
る。

【００１２】図１のブロック図および図２に示すＤＰＭ
のメモリ領域図を参照すると、この複数プロセッサシス
テムは、ＣＰＵ２を含む主ＣＰＵ回路と、ＣＰＵ１１ａ
および１１ｂをそれぞれ含む２つの従ＣＰＵ回路とを有
する。これら従ＣＰＵ回路は自身と接続関係にある外部
装置（図示せず）との間のＩ／Ｏ１２ａおよび１２ｂを
それぞれ通じて上記外部装置のアラーム情報やパフォー
マンス情報などのデータを上記ＣＰＵ２との共通メモリ
であるＤＰＭ７ａおよび７ｂにそれぞれ収集する。一
方、主ＣＰＵ回路がＤＰＭ７ａおよび７ｂに収集された
複数のデータを処理する。

【００１３】主ＣＰＵ回路は、上記ＣＰＵ２，この主Ｃ
ＰＵ回路のプログラム等を記憶するＲＯＭ３，演算用等
のメモリであるＲＡＭ４，外部装置（図示せず）とのイ
ンタフェース回路であるＩ／Ｏ５および上記各構成要素
を互いに接続するバスライン６を含み、上記ＤＰＭ７ａ
の第１の入出力端と上記ＤＰＭ７ｂの第１の入出力端と
を互いに上記バスライン６で接続している。また、第１
の従ＣＰＵ回路は、上記ＣＰＵ１１ａ，上記Ｉ／Ｏ１２
ａ，この従ＣＰＵ回路のプログラム等を記憶するＲＯＭ
９ａ，演算等用のメモリであるＲＡＭ１０ａおよび上記
各構成要素を互いに接続するバスライン８ａを含み、上
記ＤＰＭ７ａの第２の入出力端との間を上記バスライン
８ａで接続している。第２の従ＣＰＵ回路は、上記ＣＰ
Ｕ１１ｂ，上記Ｉ／Ｏ１２ｂ，この従ＣＰＵ回路のプロ
グラム等を記憶するＲＯＭ９ｂ，演算等用のメモリであ
るＲＡＭ１０ｂおよび上記各構成要素を互いに接続する
バスライン８ａを含み、上記ＤＰＭ７ｂの第２の入出力
端との間を上記バスライン８ａで接続している。

【００１４】次に図１および図２を参照し、従ＣＰＵ回
路の異常動作に対する監視およびリセット動作を中心
に、この複数プロセッサシステムの動作について説明す
る。なお、主ＣＰＵ回路の第１および第２の従ＣＰＵ回
路に対する動作は同じなので、ここでは主ＣＰＵ回路と
第１の従ＣＰＵ回路との間のデータおよび監視情報＃１
および＃２の授受についてのみ説明する。

【００１５】ＤＰＭ７ａは、ＣＰＵ１１ａがＩ／Ｏ１２
ａから取り込んだデータを記憶するデータ部７１と、Ｃ
ＰＵ１１ａが作成する動作情報＃１とＤＰＭ７ａのデー
タ読み出し・書き込み許可を示すステータス情報である
監視情報＃２とを記憶する監視情報記憶部７２とを有し
ている。動作情報＃１は、ＣＰＵ１１ａの正常動作時に
は、予め定めたデータ収集期間ごとに互いに異なるデー
タＡとＢとを繰り返す。監視情報＃２はＣＰＵ１１ａか
ら上記データ部７１へのデータ書き込み許可を与えるフ
ラグ１とデータ部７１からＣＰＵ２へのデータ読み出し
許可を与えるフラグクリアとからなり、ＣＰＵ２および
１１ａの正常動作時には、ＣＰＵ２がフラグ１を、ＣＰ
Ｕ１１ａがフラグクリアを監視情報記憶部７２にそれぞ
れ交互に書き込む。

【００１６】ＣＰＵ１１ａは、正常動作の通常処理にお
いては、上記データ部７１へのデータ書き込み後に動作
情報＃１を監視情報記憶部６２に記憶させる。一方、Ｃ
ＰＵ２は、データ部７１から上記データを読み出す前に
監視情報記憶部７２にアクセスして動作情報＃１を読み
出し、この今回動作情報＃１とＲＡＭ４に既に記憶され
ている前回の動作情報＃１ａとを照合する。照合の結
果、ＣＰＵ１１ａの動作が正常であれば、ＣＰＵ２はデ
ータ部７１から上記データの読み出しを行い、上記デー
タを含む従ＣＰＵ回路のデータ処理を行う。一方、ＣＰ
Ｕ１１ａの異常動作を検出すると、ＣＰＵ２は、データ
部７２からのデータ読み出しおよび上記データ処理を行
わず、Ｉ／Ｏ５および制御線２３を介してＣＰＵ１１ａ
のリセット端子ＲＳＴにリセット信号Ｓ３を送ってＣＰ
Ｕ１１ａをリセットする。

【００１７】ここで、上記ＣＰＵ２の動作状況がＩ／Ｏ
５および信号線２２を介して送出される一定周期の信号
Ｓ２によってリセットされるウオッチドッグタイマー１
により常時監視されており、ＣＰＵ２に異常動作が生じ
るとウオッチドッグタイマー１は制御線２１によって送
出するリセット信号Ｓ１によってＣＰＵ２をリセットす
る。ＣＰＵ２がリセットされると、ＣＰＵ１１ａは以下
に述べるいずれかの方法でリセットされる。即ち、第１
の方法では、ＣＰＵ２がリセット信号Ｓ３を自動的に送
出してＣＰＵ１１ａをリセットする。第２の方法では、
ＣＰＵ２が上記監視情報記憶部７２内の動作情報＃１を
チェックし、ＣＰＵ１１ａが異常であればリセット信号
Ｓ３を送出してＣＰＵ１１ａをリセットする。第３の方
法では、ＣＰＵ２が監視情報記憶部７２から読み出した
動作情報＃１とデータ部７１から読み出したデータ（デ
ータ長，データ数およびデータ内容）とをチェックし、
両データ間に矛盾があった場合にＣＰＵ１１ａをリセッ
トする。

【００１８】次に、図３の動作フローチャートを参照し
て図１の実施例におけるＣＰＵ２の動作フローをＣＰＵ
１１ａの異常動作に対する監視およびリセット動作を中
心に詳細に説明する。

【００１９】この複数プロセッサシステムが始動する
と、ＣＰＵ２がＲＡＭ４およびＤＰＭ７ａを正常値に設
定する（ステップ３１１）。次にＣＰＵ２はＤＰＭ７ａ
の監視情報記憶部７２に記憶されているＣＰＵ１１ａの
動作情報＃１を定期的に読み出す（ステップ３１２）。
さらにＣＰＵ２はＲＡＭ４に記憶されている前回監視情
報＃１ａと上記監視情報＃１とを照合する（ステップ３
１３）。照合の結果、ＣＰＵ１１ａの正常動作を確認す
る（ステップ３１３のＯＫ）と、ＣＰＵ２はＤＰＭ７ａ
のデータ部７１からデータを読み出す（ステップ３１
４）。ステップ３１４により正常なデータ読み出しが終
了すると、ＣＰＵ２はフラグ１の監視情報＃２を監視情
報記憶部７２に書き込み（ステップ３１５）、ＣＰＵ１
１ａからＤＰＭ７ａへのデータ書き込み許可を与える。
同時に、ＣＰＵ２は、今回動作情報＃１をＲＡＭ４に記
憶させる（ステップ３１６，なお、ここで記憶された動
作情報＃１は前回動作情報＃１ａとなる）。この後、Ｃ
ＰＵ２は、ＤＰＭ７ｂにも同様の動作を実行し、複数の
ＤＰＭ７ａおよび７ｂから読み込んだデータを処理する
（ステップ３１７）。

【００２０】ステップ３１３において照合結果がＮＧ
（不良）の場合には、ＣＰＵ２は上記照合を２回以上行
う（ステップ３１８）。ＮＧが２回以上続かないときは
（ステップ３１８のＮＯ）、ＣＰＵ２は、ＣＰＵ１１ａ
を正常であると判断し、データ部７１からのデータ読み
出しを１回止めただけで正常処理のステップ３１５に移
る。一方、ＮＧが２回以上続くと（ステップ３１８のＹ
ＥＳ）、ＣＰＵ２はＣＰＵ１１ａが異常であると判断し
（ステップ３１９）、ＣＰＵ１１ａをリセットするリセ
ット信号Ｓ３をＩ／Ｏ５から制御線２３に送出し（ステ
ップ３２０）、ＣＰＵ１１ａをリセットする。そして、
ＣＰＵ２はステップ３１２にもどり、再びデータの読み
出し動作を行う。

【００２１】さらに、図４の動作フローチャートを参照
して図１の実施例におけるＣＰＵ１１ａの動作フローを
異常監視動作を中心に詳細に説明する。

【００２２】複数プロセッサシステムが始動すると、Ｃ
ＰＵ１１ａがＲＡＭ１０ａおよびＤＰＭ７ａを正常値に
設定する（ステップ４１１）。その後、ＣＰＵ１１ａは
Ｉ／Ｏ１２ａから外部装置のデータを定期的に収集する
（ステップ４１２）。続いて、ＣＰＵ１１ａは、ＤＰＭ
７ａの監視情報記憶部７２から監視情報＃１および＃２
を読み出し（ステップ４１３）、さらにＲＡＭ１０ａか
ら前回の監視情報＃１ａおよび＃２ａを読み出し（ステ
ップ４１４）。そして、ＣＰＵ１１ａは今回監視情報＃
１と前回監視情報＃１ａとを照合する（ステップ４１
５）。上記照合により自身の正常動作を確認する（ステ
ップ４１５のＯＫ）と、ＣＰＵ１１ａは、ＲＡＭ１０ａ
に今回監視情報＃１を設定・記憶する（ステップ４１
６，なお、ここで記憶された動作情報＃１は前回動作情
報＃１ａとなる）。ＣＰＵ１１ａは、さらに既に読み出
してある監視情報＃２をチェックする（ステップ４１
７）。チェックの結果がＯＫ（監視情報＃２がフラグ
１）であり、ＣＰＵ２の正常動作およびデータ部７１内
のデータの正常を確認すると、ＣＰＵ１１ａは、ＤＰＭ
７ａのデータ部７１へ収集データを書き込む（ステップ
４１８）。さらにＣＰＵ１１ａは監視情報記憶部７２に
今回監視情報＃１を書き込むとともに監視情報＃２をク
リアし（ステップ４１９）、動作フローをステップ４１
２に戻す。

【００２３】なお、ステップ４１５において照合の結果
がＮＧであると、ＣＰＵ１１ａは、ＲＡＭ１０ａに監視
情報記憶部７２に設定されている動作情報＃１を書き込
み（ステップ４２０）、動作フローをステップ４１９に
移す。この結果、ＣＰＵ１１ａの収集したデータは１回
分廃棄される。

【００２４】また、ステップ４１７において、照合ＮＧ
により、データ部７１内のデータ異常を検出すると、Ｃ
ＰＵ１１ａはデータ部７１へのデータ書き込みを行わず
にステップ４１２に移り、データ収集からやり直すこと
になる。

【００２５】次に図５（ａ）（ｄ）に示す図３および図
４の各動作ステップにおける監視情報＃１および＃２の
メモリ状態図を参照すると、この複数プロセッサシステ
ムの正常動作時の通常処理（図５（ａ）参照）では、Ｃ
ＰＵ１１ａは、ＤＰＭ７ａのデータ部７１へのデータ書
き込みが終る（ステップ４１８）と、監視情報記憶部７
１に、データ収集期間ごとにデータＡとデータＢとを交
互に繰り返す動作情報＃１を書き込むとともにＣＰＵ２
の監視情報＃２をフラグクリアにする（ステップ４１
９）。続いてＣＰＵ２は監視情報記憶部７１から動作情
報＃１を読み出し、この情報＃１がＲＡＭ４に記憶され
ている前回の動作情報＃１ａと互いに異なるデータ（即
ち、＃１がＡで＃１ａがＢ，または＃１がＢで＃１ａが
Ａ）であればＣＰＵ１１ａが正常と判断してデータ部７
１のデータを読み出す。データ読み出しが終了すると、
ＣＰＵ２は監視情報記憶部７２の監視情報＃２をフラグ
１とし（ステップ３１５）、ＣＰＵ１１ａからデータ部
７１へのデータ書き込みを許可する。行７においてＣＰ
Ｕ１１ａに異常動作が生じると図５（ｂ）ないし図５
（ｄ）の異常動作１ないし３に動作ステップが移る。

【００２６】図５（ｂ）を参照すると、暴走等，ＣＰＵ
１１ａの異常動作によって監視情報記憶部７２にデータ
Ｘの動作情報＃１が書き込まれると、ＣＰＵ２のステッ
プ３１３において、ＤＰＭ７ａからのデータ読み出し
（ステップ３１４）に先き立つ前回の動作情報＃１ａと
今回の動作情報＃１との照合がＮＧになる。ＣＰＵ２
は、続けて動作情報＃１と＃１ａとの照合を行う（ステ
ップ３１８）が、照合が２回以上ＮＧになる（ステップ
３１８のＹＥＳ）と、ＣＰＵ１１ａの動作異常と判断す
る（ステップ３１９）。従って、ＣＰＵ２によるデータ
部７１からのデータの読み出しは行われない。

【００２７】図５（ｃ）を参照すると、ＣＰＵ１１ａの
異常動作によって監視情報記憶部７２に動作情報＃１が
なにも書き込まれないと、監視情報記憶部７２には前回
のデータＢが残る。すると、ＣＰＵ２接続のＲＡＭ４内
の動作情報＃１ａもデータＢであるので、ステップ３１
３はＮＧとなり、ステップ３１８もＹＥＳになる。この
状態も図５（ｂ）と同様であり、ＣＰＵ１１ａの異常動
作が検出される。

【００２８】図５（ｄ）を参照すると、ＣＰＵ１１ａの
異常動作によって監視情報記憶部７２に前回と同じデー
タＢの動作情報＃１が再び書き込まれている。しかし、
この場合には、ＣＰＵ１１ａは監視情報記憶部７２内の
動作情報＃１をＲＡＭ１０ａへ書き込む（ステップ４２
０）ので、行３２においてＣＰＵ１１ａが収集したデー
タが１回分廃棄されるだけで、ＣＰＵ２およびＣＰＵ１
１ａは正常処理に復帰する（ステップ４１９，３１
５）。

【００２９】

【発明の効果】以上説明したように本発明の複数プロセ
ッサシステムでは、主ＣＰＵおよび従ＣＰＵが、ＤＰＭ
へのデータ書き込みおよび読み出しを上記ＤＰＭの監視
情報記憶部内の監視情報が正しいかどうかを確認してか
ら実行するので、上記主ＣＰＵおよび従ＣＰＵが正常動
作以外では上記ＤＰＭのデータ部からデータの入出力は
行われず、主ＣＰＵと従ＣＰＵの間でデータの矛盾が発
生することがない。上述の関係は、主ＣＰＵが全ての従
ＣＰＵ回路の動作状態を把握していることから、上記複
数プロセッサシステムの全ての従ＣＰＵ回路との間でも
成立することは明白である。

【００３０】また上述の通り、この複数プロセッサシス
テムでは主ＣＰＵのみが、自身の動作異常をリセットす
るためにウオッチドッグタイマーを必要とするだけで、
従ＣＰＵは動作異常時には主ＣＰＵによってリセットさ
れ、ウオッチドッグタイマーを要しない。従って、シス
テム全体のウオッチドッグタイマー所要数を１個に抑え
ることができる。

【図面の簡単な説明】

【図１】本発明の複数プロセッサシステムの一実施例の
ブロック図である。

【図２】図１の実施例に示したＤＰＭ７ａのメモリ領域
を模式的に表わした図である。

【図３】図１の実施例に使用したＣＰＵ２の動作フロー
チャートである。

【図４】図１の実施例に使用したＣＰＵ１１ａの動作フ
ローチャートである。

【図５】図３および図４の各動作ステップにおける監視
情報＃１および＃２のメモリ状態を示す図である。
（ａ）図は正常動作時、（ｂ）ないし（ｄ）図はそれぞ
れ異常動作時を示している。

【符号の説明】

１ ウオッチドッグタイマー ２，１１ａ，１１ｂ ＣＰＵ ３，９ａ，９ｂ ＲＯＭ回路（ＲＯＭ） ４，１０ａ，１０ｂ ＲＡＭ回路（ＲＡＭ） ５，１２ａ，１２ｂ Ｉ／Ｏ回路（Ｉ／Ｏ） ６，８ａ，８ｂ バスライン ７ａ，７ｂ デュアルポートメモリ（ＤＰＭ） ２１，２３ 制御線 ２２ 信号線

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 主ＣＰＵ，ＲＯＭ，第１ＲＡＭ，第１Ｉ
   ／Ｏおよび前記各構成要素を互いに接続する第１バスラ
   インを有する主ＣＰＵ回路手段と、 従ＣＰＵ，ＲＯＭ，第２ＲＡＭ，第２Ｉ／Ｏおよび前記
   各構成要素を互いに接続する第２バスラインを各各が有
   する少なくとも１台の従ＣＰＵ回路手段と、 デュアルポートＲＡＭで構成され第１入出力端子が前記
   第１バスラインを介して前記主ＣＰＵからアクセスされ
   第２入出力端子が前記第２バスラインを介して前記従Ｃ
   ＰＵの一つからアクセスされる前記従ＣＰＵ回路手段ご
   とに設けられた共通記憶回路手段とを含む複数プロセッ
   サシステムにおいて、 前記共通記憶回路手段の各各が、 前記主ＣＰＵ回路手段およびアクセスされる前記従ＣＰ
   Ｕ回路手段からのデータを共有するデータ記憶手段と、 アクセスされる前記従ＣＰＵ回路手段の動作状態を表わ
   す動作情報を記憶する監視情報記憶手段とを含み、 前記従ＣＰＵ回路手段の各各が、前記動作情報を作成す
   るとともにこの動作情報を前記監視情報記憶手段に記憶
   させる監視手段を含み、 前記主ＣＰＵ回路手段が、前記監視情報記憶手段にそれ
   ぞれにアクセスして前記従ＣＰＵ回路手段の各各の動作
   情報を検出する動作情報検出手段と、 前記検出動作情報に応答して異常動作状態の従ＣＰＵを
   検出する異常従ＣＰＵ検出手段と、 前記異常従ＣＰＵ回路手段をリセットするリセット手段
   とを含むことを特徴とする複数プロセッサシステムであ
   って、 前記従ＣＰＵ回路手段の各各が、 前記第２Ｉ／Ｏ回路を介して外部装置からデータを収集
   する手段と、 前記収集データを前記データ記憶手段に記憶させるデー
   タ書き込み手段とを有し、 前記主ＣＰＵ回路手段が、 前記データ記憶手段から前記収集データをそれぞれ読み
   出すデータ読み出し手段と、 読み出された前記収集データの一部または全部をデータ
   処理するデータ処理手段とを有し、 前記監視手段が、前記従ＣＰＵの正常時の通常処理にお
   いて、予め定めたデータ収集期間ごとに互いに異なる２
   種類の前記動作情報を作成し、 前記動作情報検出手段が、予め定めた動作情報検出期間
   ごとに前記動作情報を検出し、 前記異常従ＣＰＵ検出手段が、前記動作情報検出手段が
   前回に得た動作情報を記憶する前回動作情報記憶手段
   と、前記前回動作情報と前記動作情報検出手段が今回得
   た動作情報とを照合して前記従ＣＰＵの異常動作を検出
   する照合手段とを有し、 前記監視手段からの動作情報の前記監視情報記憶手段へ
   の書き込みが前記従ＣＰＵから前記データ記憶手段への
   収集データの書き込み後に行われ、 前記監視情報記憶手段内の動作情報の前記動作情報検出
   手段による読み出しが前記データ記憶手段内の収集デー
   タの前記主ＣＰＵによる読み出し前に行われることを特
   徴とする複数プロセッサシステム。
2. 【請求項２】 前記収集データの書き込み許可を表わす
   監視情報が前記監視情報検出手段から前記監視情報記憶
   部に書き込まれ、 前記収集データの読み出し許可を表わす監視情報が前記
   監視手段から前記監視情報記憶部に書き込まれることを
   特徴とする請求項１記載の複数プロセッサシステム。
3. 【請求項３】 前記監視手段が、さらに、 前回作成の動作情報を記憶する自己動作情報記憶手段
   と、 前記監視情報記憶手段に記憶されている動作情報を読み
   出すＤＰＭ動作情報読み出し手段と、 前記自己動作情報記憶手段に記憶されている動作情報と
   前記ＤＰＭ動作情報読み出し手段から読み出された動作
   情報とを照合して前記従ＣＰＵの動作状態を確認する自
   ＣＰＵ動作確認手段と、 前記照合により前記従ＣＰＵの異常動作を検出すると前
   記監視情報記憶手段に記憶されている動作情報を前記自
   己動作情報記憶手段に書き込むとともに前記従ＣＰＵに
   よる前記データ記憶手段への前記収集データの書き込み
   を１回禁止させる第１データ書き込み禁止手段とを有す
   ることを特徴とする請求項１記載の複数プロセッサシス
   テム。
4. 【請求項４】 前記主ＣＰＵの動作監視を行い、前記主
   ＣＰＵの異常動作時には前記主ＣＰＵをリセットするウ
   オッチドッグタイマー手段を備えることを特徴とする請
   求項１記載の複数プロセッサシステム。
5. 【請求項５】 前記主ＣＰＵ回路手段が、前記主ＣＰＵ
   のリセット時には前記従ＣＰＵの全てをリセットする従
   ＣＰＵリセット手段をさらに備えることを特徴とする請
   求項４記載の複数プロセッサシステム。
6. 【請求項６】 前記収集データの書き込み許可を表わす
   データステータス情報が前記監視情報検出手段から前記
   監視情報記憶部に書き込まれ、前記収集データの読み出
   し許可を表わすデータステータス情報が前記監視手段か
   ら前記監視情報記憶部に書き込まれることを特徴とする
   請求項３記載の複数プロセッサシステム。
7. 【請求項７】 さらに、前記監視手段が、前記照合によ
   り前記従ＣＰＵの正常動作を確認しても前記データステ
   ータス情報がデータ書き込み許可でないときには前記デ
   ータ記憶部への収集データ書き込みを１回禁止する第２
   データ書き込み禁止手段を備えることを特徴とする請求
   項６記載の複数プロセッサシステム。