JP2778344B2 - 複数プロセッサシステム - Google Patents
複数プロセッサシステムInfo
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- JP2778344B2 JP2778344B2 JP4093971A JP9397192A JP2778344B2 JP 2778344 B2 JP2778344 B2 JP 2778344B2 JP 4093971 A JP4093971 A JP 4093971A JP 9397192 A JP9397192 A JP 9397192A JP 2778344 B2 JP2778344 B2 JP 2778344B2
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- cpu
- monitoring
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Description
【0001】
【産業上の利用分野】本発明は主CPU(Centra
l Processor Unit)回路および従CP
U回路の共通記憶回路(共通メモリ)としてデュアルポ
ートRAM(以下デュアルポートメモリ:DPM)を使
用する複数プロセッサシステムに関し、特に上記複数プ
ロセッサシステムにおける従CPU回路の異常動作検出
およびリセット方法に関する。
l Processor Unit)回路および従CP
U回路の共通記憶回路(共通メモリ)としてデュアルポ
ートRAM(以下デュアルポートメモリ:DPM)を使
用する複数プロセッサシステムに関し、特に上記複数プ
ロセッサシステムにおける従CPU回路の異常動作検出
およびリセット方法に関する。
【0002】
【従来の技術】従来のこの種の複数プロセッサシステム
は、1台の主CPU回路と複数の従CPU回路と上記従
CPU回路と同数の共通メモリとを有する。上記主CP
U回路および従CPU回路の各各は、データ等の処理を
行うCPUとCPU回路のプログラム等を記憶するRO
M回路(ROM)と演算等に使用されるRAM回路(R
AM)と外部装置とのインタフェース回路であるI/O
回路(I/O)と上記CPUを監視するウオッチドッグ
タイマー回路とを含み、一つのプロセッサシステムを構
成している。そして、主CPU回路と複数の従CPU回
路の各各とが一つのDPMをデータ等の共通メモリとし
ている。これら主従CPU回路からなる複数プロセッサ
システムにおいては、上記複数の従CPU回路が装置の
アラーム情報やパフォーマンス情報などのデータを上記
複数のDPMにそれぞれ収集し、収集されたデータを主
CPU回路が処理する。
は、1台の主CPU回路と複数の従CPU回路と上記従
CPU回路と同数の共通メモリとを有する。上記主CP
U回路および従CPU回路の各各は、データ等の処理を
行うCPUとCPU回路のプログラム等を記憶するRO
M回路(ROM)と演算等に使用されるRAM回路(R
AM)と外部装置とのインタフェース回路であるI/O
回路(I/O)と上記CPUを監視するウオッチドッグ
タイマー回路とを含み、一つのプロセッサシステムを構
成している。そして、主CPU回路と複数の従CPU回
路の各各とが一つのDPMをデータ等の共通メモリとし
ている。これら主従CPU回路からなる複数プロセッサ
システムにおいては、上記複数の従CPU回路が装置の
アラーム情報やパフォーマンス情報などのデータを上記
複数のDPMにそれぞれ収集し、収集されたデータを主
CPU回路が処理する。
【0003】
【発明が解決しようとする課題】上述の主および従CP
U回路は、内蔵のウオッツドッグタイマーにより常時そ
れぞれ監視されている。即ち、CPUが暴走等の異常動
作を起こすと、内蔵ウオッチドッグタイマーによりリセ
ットされる。しかし、このリセット時には、そのリセッ
トされたCPU接続のDPMには、リセット前の異常な
データがすでに書き込まれていたり、あるいはリセット
により正常データの書き込みが欠落したりして、そのD
PM内のデータが全体として信頼性を失なう。また異常
動作に陥ったCPUは、正常動作中のCPUからの書き
込みデータを異なったデータとして読み込んだり、誤ま
ったアドレスからのデータを読み込んだりすることが避
けられない。つまり、複数プロセッサシステムにおいて
いずれかのCPUが異常動作を起こすと、上記DPMに
共通記憶されているデータが意味をなさなくなる。
U回路は、内蔵のウオッツドッグタイマーにより常時そ
れぞれ監視されている。即ち、CPUが暴走等の異常動
作を起こすと、内蔵ウオッチドッグタイマーによりリセ
ットされる。しかし、このリセット時には、そのリセッ
トされたCPU接続のDPMには、リセット前の異常な
データがすでに書き込まれていたり、あるいはリセット
により正常データの書き込みが欠落したりして、そのD
PM内のデータが全体として信頼性を失なう。また異常
動作に陥ったCPUは、正常動作中のCPUからの書き
込みデータを異なったデータとして読み込んだり、誤ま
ったアドレスからのデータを読み込んだりすることが避
けられない。つまり、複数プロセッサシステムにおいて
いずれかのCPUが異常動作を起こすと、上記DPMに
共通記憶されているデータが意味をなさなくなる。
【0004】また、主および従CPU回路はいずれも、
接続相手のCPU回路がいつ異常になったかを互いに判
断できず、相互間のデータ交換の際にデータに矛盾が発
生するという問題がある。例えば、従CPUが一度リセ
ットされ、リセット前後のデータの欠落が上記DPMに
生じても、主CPUではこの欠落を検出するできない。
従って、主CPU回路は、この欠落を含む誤まったデー
タを正しいデータとしてデータ処理する。この処理デー
タが上記主CPU回路を通じてさらに他の従CPU回路
で使用されると、このデータ欠落の影響が全プロセッサ
システムに及ぶことになる。
接続相手のCPU回路がいつ異常になったかを互いに判
断できず、相互間のデータ交換の際にデータに矛盾が発
生するという問題がある。例えば、従CPUが一度リセ
ットされ、リセット前後のデータの欠落が上記DPMに
生じても、主CPUではこの欠落を検出するできない。
従って、主CPU回路は、この欠落を含む誤まったデー
タを正しいデータとしてデータ処理する。この処理デー
タが上記主CPU回路を通じてさらに他の従CPU回路
で使用されると、このデータ欠落の影響が全プロセッサ
システムに及ぶことになる。
【0005】さらに、上記複数プロセッサシステムで
は、ウオッチドッグタイマーを各CPUごとに必要と
し、費用がかさむという問題があった。従って、本発明
の第1の目的は、複数プロセッサシステムであってその
システムを構成する各CPU回路が異常動作に伴なう欠
落などの誤まりデータに影響されることのない複数プロ
セッサシステムを提供することにある。
は、ウオッチドッグタイマーを各CPUごとに必要と
し、費用がかさむという問題があった。従って、本発明
の第1の目的は、複数プロセッサシステムであってその
システムを構成する各CPU回路が異常動作に伴なう欠
落などの誤まりデータに影響されることのない複数プロ
セッサシステムを提供することにある。
【0006】本発明の第2の目的は、主CPU回路が従
CPU回路を監視するとともに異常動作状態の従CPU
回路をリセットできる複数プロセッサシステムを提供す
ることにある。
CPU回路を監視するとともに異常動作状態の従CPU
回路をリセットできる複数プロセッサシステムを提供す
ることにある。
【0007】さらに、本発明の第3の目的は、ウオッチ
ドッグタイマー回路を各CPU回路に備える代わりにシ
ステム全体について一個備えた複数プロセッサシステム
を提供することにある。
ドッグタイマー回路を各CPU回路に備える代わりにシ
ステム全体について一個備えた複数プロセッサシステム
を提供することにある。
【0008】
【課題を解決するための手段】この発明による複数プロ
セッサシステムは、従来技術によるこの種プロセッサシ
ステムと同様に、互いにバスラインで接続された主CP
UとROMとRAMとI/Oとを備える主CPU回路
と、同様に互いにバスラインで接続された従CPUとR
OMとRAMとI/Oとを各各が備える複数の従CPU
回路と、上記主CPUと上記複数の従CPUの一つから
のアクセスを受けるようにこれらCPUに別々のバスラ
インでそれぞれ接続された上記従CPU回路と同数のD
PMとを備える。ウオッチドッグタイマーは上記主CP
Uのみが内蔵する。
セッサシステムは、従来技術によるこの種プロセッサシ
ステムと同様に、互いにバスラインで接続された主CP
UとROMとRAMとI/Oとを備える主CPU回路
と、同様に互いにバスラインで接続された従CPUとR
OMとRAMとI/Oとを各各が備える複数の従CPU
回路と、上記主CPUと上記複数の従CPUの一つから
のアクセスを受けるようにこれらCPUに別々のバスラ
インでそれぞれ接続された上記従CPU回路と同数のD
PMとを備える。ウオッチドッグタイマーは上記主CP
Uのみが内蔵する。
【0009】上記従CPU回路の各各は、その従CPU
回路とソフトウェアとで構成される監視手段によりその
従CPUに関する所定の監視情報(以下、従CPUの監
視情報に限って動作情報ということがある)を定期的に
作成し、この動作情報を接続相手のDPMの監視情報記
憶部に書き込ませる。一方、上記主CPU回路とソフト
ウェアとで構成される監視検出手段が、接続相手のDP
Mから上記従CPUの動作情報を読み出し、この従CP
Uの動作状態を監視する。上記動作情報から上記従CP
Uの異常動作を検出すると、上記監視検出手段が、制御
手段を介して上記異常従CPUのリセット端子にリセッ
ト信号を送り、異常動作の上記従CPUをリセットす
る。同時に、上記DPMのデータ記憶部からのデータ書
き込みも禁止される。
回路とソフトウェアとで構成される監視手段によりその
従CPUに関する所定の監視情報(以下、従CPUの監
視情報に限って動作情報ということがある)を定期的に
作成し、この動作情報を接続相手のDPMの監視情報記
憶部に書き込ませる。一方、上記主CPU回路とソフト
ウェアとで構成される監視検出手段が、接続相手のDP
Mから上記従CPUの動作情報を読み出し、この従CP
Uの動作状態を監視する。上記動作情報から上記従CP
Uの異常動作を検出すると、上記監視検出手段が、制御
手段を介して上記異常従CPUのリセット端子にリセッ
ト信号を送り、異常動作の上記従CPUをリセットす
る。同時に、上記DPMのデータ記憶部からのデータ書
き込みも禁止される。
【0010】なお、上記DPMの監視情報記憶部の一部
に上記データ記憶部内における収集データのステータス
情報も上記監視情報の一つとして記憶させ、さらに上記
従CPU回路の監視手段が上記DPM内の動作情報およ
びステータス情報を検出する手段を備えていると、上記
従CPU自らが、上記DPM内の収集データ異常を検出
し、接続DPMへの収集データ書き込みを禁止すること
もできる。
に上記データ記憶部内における収集データのステータス
情報も上記監視情報の一つとして記憶させ、さらに上記
従CPU回路の監視手段が上記DPM内の動作情報およ
びステータス情報を検出する手段を備えていると、上記
従CPU自らが、上記DPM内の収集データ異常を検出
し、接続DPMへの収集データ書き込みを禁止すること
もできる。
【0011】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【0012】図1のブロック図および図2に示すDPM
のメモリ領域図を参照すると、この複数プロセッサシス
テムは、CPU2を含む主CPU回路と、CPU11a
および11bをそれぞれ含む2つの従CPU回路とを有
する。これら従CPU回路は自身と接続関係にある外部
装置(図示せず)との間のI/O12aおよび12bを
それぞれ通じて上記外部装置のアラーム情報やパフォー
マンス情報などのデータを上記CPU2との共通メモリ
であるDPM7aおよび7bにそれぞれ収集する。一
方、主CPU回路がDPM7aおよび7bに収集された
複数のデータを処理する。
のメモリ領域図を参照すると、この複数プロセッサシス
テムは、CPU2を含む主CPU回路と、CPU11a
および11bをそれぞれ含む2つの従CPU回路とを有
する。これら従CPU回路は自身と接続関係にある外部
装置(図示せず)との間のI/O12aおよび12bを
それぞれ通じて上記外部装置のアラーム情報やパフォー
マンス情報などのデータを上記CPU2との共通メモリ
であるDPM7aおよび7bにそれぞれ収集する。一
方、主CPU回路がDPM7aおよび7bに収集された
複数のデータを処理する。
【0013】主CPU回路は、上記CPU2,この主C
PU回路のプログラム等を記憶するROM3,演算用等
のメモリであるRAM4,外部装置(図示せず)とのイ
ンタフェース回路であるI/O5および上記各構成要素
を互いに接続するバスライン6を含み、上記DPM7a
の第1の入出力端と上記DPM7bの第1の入出力端と
を互いに上記バスライン6で接続している。また、第1
の従CPU回路は、上記CPU11a,上記I/O12
a,この従CPU回路のプログラム等を記憶するROM
9a,演算等用のメモリであるRAM10aおよび上記
各構成要素を互いに接続するバスライン8aを含み、上
記DPM7aの第2の入出力端との間を上記バスライン
8aで接続している。第2の従CPU回路は、上記CP
U11b,上記I/O12b,この従CPU回路のプロ
グラム等を記憶するROM9b,演算等用のメモリであ
るRAM10bおよび上記各構成要素を互いに接続する
バスライン8aを含み、上記DPM7bの第2の入出力
端との間を上記バスライン8aで接続している。
PU回路のプログラム等を記憶するROM3,演算用等
のメモリであるRAM4,外部装置(図示せず)とのイ
ンタフェース回路であるI/O5および上記各構成要素
を互いに接続するバスライン6を含み、上記DPM7a
の第1の入出力端と上記DPM7bの第1の入出力端と
を互いに上記バスライン6で接続している。また、第1
の従CPU回路は、上記CPU11a,上記I/O12
a,この従CPU回路のプログラム等を記憶するROM
9a,演算等用のメモリであるRAM10aおよび上記
各構成要素を互いに接続するバスライン8aを含み、上
記DPM7aの第2の入出力端との間を上記バスライン
8aで接続している。第2の従CPU回路は、上記CP
U11b,上記I/O12b,この従CPU回路のプロ
グラム等を記憶するROM9b,演算等用のメモリであ
るRAM10bおよび上記各構成要素を互いに接続する
バスライン8aを含み、上記DPM7bの第2の入出力
端との間を上記バスライン8aで接続している。
【0014】次に図1および図2を参照し、従CPU回
路の異常動作に対する監視およびリセット動作を中心
に、この複数プロセッサシステムの動作について説明す
る。なお、主CPU回路の第1および第2の従CPU回
路に対する動作は同じなので、ここでは主CPU回路と
第1の従CPU回路との間のデータおよび監視情報#1
および#2の授受についてのみ説明する。
路の異常動作に対する監視およびリセット動作を中心
に、この複数プロセッサシステムの動作について説明す
る。なお、主CPU回路の第1および第2の従CPU回
路に対する動作は同じなので、ここでは主CPU回路と
第1の従CPU回路との間のデータおよび監視情報#1
および#2の授受についてのみ説明する。
【0015】DPM7aは、CPU11aがI/O12
aから取り込んだデータを記憶するデータ部71と、C
PU11aが作成する動作情報#1とDPM7aのデー
タ読み出し・書き込み許可を示すステータス情報である
監視情報#2とを記憶する監視情報記憶部72とを有し
ている。動作情報#1は、CPU11aの正常動作時に
は、予め定めたデータ収集期間ごとに互いに異なるデー
タAとBとを繰り返す。監視情報#2はCPU11aか
ら上記データ部71へのデータ書き込み許可を与えるフ
ラグ1とデータ部71からCPU2へのデータ読み出し
許可を与えるフラグクリアとからなり、CPU2および
11aの正常動作時には、CPU2がフラグ1を、CP
U11aがフラグクリアを監視情報記憶部72にそれぞ
れ交互に書き込む。
aから取り込んだデータを記憶するデータ部71と、C
PU11aが作成する動作情報#1とDPM7aのデー
タ読み出し・書き込み許可を示すステータス情報である
監視情報#2とを記憶する監視情報記憶部72とを有し
ている。動作情報#1は、CPU11aの正常動作時に
は、予め定めたデータ収集期間ごとに互いに異なるデー
タAとBとを繰り返す。監視情報#2はCPU11aか
ら上記データ部71へのデータ書き込み許可を与えるフ
ラグ1とデータ部71からCPU2へのデータ読み出し
許可を与えるフラグクリアとからなり、CPU2および
11aの正常動作時には、CPU2がフラグ1を、CP
U11aがフラグクリアを監視情報記憶部72にそれぞ
れ交互に書き込む。
【0016】CPU11aは、正常動作の通常処理にお
いては、上記データ部71へのデータ書き込み後に動作
情報#1を監視情報記憶部62に記憶させる。一方、C
PU2は、データ部71から上記データを読み出す前に
監視情報記憶部72にアクセスして動作情報#1を読み
出し、この今回動作情報#1とRAM4に既に記憶され
ている前回の動作情報#1aとを照合する。照合の結
果、CPU11aの動作が正常であれば、CPU2はデ
ータ部71から上記データの読み出しを行い、上記デー
タを含む従CPU回路のデータ処理を行う。一方、CP
U11aの異常動作を検出すると、CPU2は、データ
部72からのデータ読み出しおよび上記データ処理を行
わず、I/O5および制御線23を介してCPU11a
のリセット端子RSTにリセット信号S3を送ってCP
U11aをリセットする。
いては、上記データ部71へのデータ書き込み後に動作
情報#1を監視情報記憶部62に記憶させる。一方、C
PU2は、データ部71から上記データを読み出す前に
監視情報記憶部72にアクセスして動作情報#1を読み
出し、この今回動作情報#1とRAM4に既に記憶され
ている前回の動作情報#1aとを照合する。照合の結
果、CPU11aの動作が正常であれば、CPU2はデ
ータ部71から上記データの読み出しを行い、上記デー
タを含む従CPU回路のデータ処理を行う。一方、CP
U11aの異常動作を検出すると、CPU2は、データ
部72からのデータ読み出しおよび上記データ処理を行
わず、I/O5および制御線23を介してCPU11a
のリセット端子RSTにリセット信号S3を送ってCP
U11aをリセットする。
【0017】ここで、上記CPU2の動作状況がI/O
5および信号線22を介して送出される一定周期の信号
S2によってリセットされるウオッチドッグタイマー1
により常時監視されており、CPU2に異常動作が生じ
るとウオッチドッグタイマー1は制御線21によって送
出するリセット信号S1によってCPU2をリセットす
る。CPU2がリセットされると、CPU11aは以下
に述べるいずれかの方法でリセットされる。即ち、第1
の方法では、CPU2がリセット信号S3を自動的に送
出してCPU11aをリセットする。第2の方法では、
CPU2が上記監視情報記憶部72内の動作情報#1を
チェックし、CPU11aが異常であればリセット信号
S3を送出してCPU11aをリセットする。第3の方
法では、CPU2が監視情報記憶部72から読み出した
動作情報#1とデータ部71から読み出したデータ(デ
ータ長,データ数およびデータ内容)とをチェックし、
両データ間に矛盾があった場合にCPU11aをリセッ
トする。
5および信号線22を介して送出される一定周期の信号
S2によってリセットされるウオッチドッグタイマー1
により常時監視されており、CPU2に異常動作が生じ
るとウオッチドッグタイマー1は制御線21によって送
出するリセット信号S1によってCPU2をリセットす
る。CPU2がリセットされると、CPU11aは以下
に述べるいずれかの方法でリセットされる。即ち、第1
の方法では、CPU2がリセット信号S3を自動的に送
出してCPU11aをリセットする。第2の方法では、
CPU2が上記監視情報記憶部72内の動作情報#1を
チェックし、CPU11aが異常であればリセット信号
S3を送出してCPU11aをリセットする。第3の方
法では、CPU2が監視情報記憶部72から読み出した
動作情報#1とデータ部71から読み出したデータ(デ
ータ長,データ数およびデータ内容)とをチェックし、
両データ間に矛盾があった場合にCPU11aをリセッ
トする。
【0018】次に、図3の動作フローチャートを参照し
て図1の実施例におけるCPU2の動作フローをCPU
11aの異常動作に対する監視およびリセット動作を中
心に詳細に説明する。
て図1の実施例におけるCPU2の動作フローをCPU
11aの異常動作に対する監視およびリセット動作を中
心に詳細に説明する。
【0019】この複数プロセッサシステムが始動する
と、CPU2がRAM4およびDPM7aを正常値に設
定する(ステップ311)。次にCPU2はDPM7a
の監視情報記憶部72に記憶されているCPU11aの
動作情報#1を定期的に読み出す(ステップ312)。
さらにCPU2はRAM4に記憶されている前回監視情
報#1aと上記監視情報#1とを照合する(ステップ3
13)。照合の結果、CPU11aの正常動作を確認す
る(ステップ313のOK)と、CPU2はDPM7a
のデータ部71からデータを読み出す(ステップ31
4)。ステップ314により正常なデータ読み出しが終
了すると、CPU2はフラグ1の監視情報#2を監視情
報記憶部72に書き込み(ステップ315)、CPU1
1aからDPM7aへのデータ書き込み許可を与える。
同時に、CPU2は、今回動作情報#1をRAM4に記
憶させる(ステップ316,なお、ここで記憶された動
作情報#1は前回動作情報#1aとなる)。この後、C
PU2は、DPM7bにも同様の動作を実行し、複数の
DPM7aおよび7bから読み込んだデータを処理する
(ステップ317)。
と、CPU2がRAM4およびDPM7aを正常値に設
定する(ステップ311)。次にCPU2はDPM7a
の監視情報記憶部72に記憶されているCPU11aの
動作情報#1を定期的に読み出す(ステップ312)。
さらにCPU2はRAM4に記憶されている前回監視情
報#1aと上記監視情報#1とを照合する(ステップ3
13)。照合の結果、CPU11aの正常動作を確認す
る(ステップ313のOK)と、CPU2はDPM7a
のデータ部71からデータを読み出す(ステップ31
4)。ステップ314により正常なデータ読み出しが終
了すると、CPU2はフラグ1の監視情報#2を監視情
報記憶部72に書き込み(ステップ315)、CPU1
1aからDPM7aへのデータ書き込み許可を与える。
同時に、CPU2は、今回動作情報#1をRAM4に記
憶させる(ステップ316,なお、ここで記憶された動
作情報#1は前回動作情報#1aとなる)。この後、C
PU2は、DPM7bにも同様の動作を実行し、複数の
DPM7aおよび7bから読み込んだデータを処理する
(ステップ317)。
【0020】ステップ313において照合結果がNG
(不良)の場合には、CPU2は上記照合を2回以上行
う(ステップ318)。NGが2回以上続かないときは
(ステップ318のNO)、CPU2は、CPU11a
を正常であると判断し、データ部71からのデータ読み
出しを1回止めただけで正常処理のステップ315に移
る。一方、NGが2回以上続くと(ステップ318のY
ES)、CPU2はCPU11aが異常であると判断し
(ステップ319)、CPU11aをリセットするリセ
ット信号S3をI/O5から制御線23に送出し(ステ
ップ320)、CPU11aをリセットする。そして、
CPU2はステップ312にもどり、再びデータの読み
出し動作を行う。
(不良)の場合には、CPU2は上記照合を2回以上行
う(ステップ318)。NGが2回以上続かないときは
(ステップ318のNO)、CPU2は、CPU11a
を正常であると判断し、データ部71からのデータ読み
出しを1回止めただけで正常処理のステップ315に移
る。一方、NGが2回以上続くと(ステップ318のY
ES)、CPU2はCPU11aが異常であると判断し
(ステップ319)、CPU11aをリセットするリセ
ット信号S3をI/O5から制御線23に送出し(ステ
ップ320)、CPU11aをリセットする。そして、
CPU2はステップ312にもどり、再びデータの読み
出し動作を行う。
【0021】さらに、図4の動作フローチャートを参照
して図1の実施例におけるCPU11aの動作フローを
異常監視動作を中心に詳細に説明する。
して図1の実施例におけるCPU11aの動作フローを
異常監視動作を中心に詳細に説明する。
【0022】複数プロセッサシステムが始動すると、C
PU11aがRAM10aおよびDPM7aを正常値に
設定する(ステップ411)。その後、CPU11aは
I/O12aから外部装置のデータを定期的に収集する
(ステップ412)。続いて、CPU11aは、DPM
7aの監視情報記憶部72から監視情報#1および#2
を読み出し(ステップ413)、さらにRAM10aか
ら前回の監視情報#1aおよび#2aを読み出し(ステ
ップ414)。そして、CPU11aは今回監視情報#
1と前回監視情報#1aとを照合する(ステップ41
5)。上記照合により自身の正常動作を確認する(ステ
ップ415のOK)と、CPU11aは、RAM10a
に今回監視情報#1を設定・記憶する(ステップ41
6,なお、ここで記憶された動作情報#1は前回動作情
報#1aとなる)。CPU11aは、さらに既に読み出
してある監視情報#2をチェックする(ステップ41
7)。チェックの結果がOK(監視情報#2がフラグ
1)であり、CPU2の正常動作およびデータ部71内
のデータの正常を確認すると、CPU11aは、DPM
7aのデータ部71へ収集データを書き込む(ステップ
418)。さらにCPU11aは監視情報記憶部72に
今回監視情報#1を書き込むとともに監視情報#2をク
リアし(ステップ419)、動作フローをステップ41
2に戻す。
PU11aがRAM10aおよびDPM7aを正常値に
設定する(ステップ411)。その後、CPU11aは
I/O12aから外部装置のデータを定期的に収集する
(ステップ412)。続いて、CPU11aは、DPM
7aの監視情報記憶部72から監視情報#1および#2
を読み出し(ステップ413)、さらにRAM10aか
ら前回の監視情報#1aおよび#2aを読み出し(ステ
ップ414)。そして、CPU11aは今回監視情報#
1と前回監視情報#1aとを照合する(ステップ41
5)。上記照合により自身の正常動作を確認する(ステ
ップ415のOK)と、CPU11aは、RAM10a
に今回監視情報#1を設定・記憶する(ステップ41
6,なお、ここで記憶された動作情報#1は前回動作情
報#1aとなる)。CPU11aは、さらに既に読み出
してある監視情報#2をチェックする(ステップ41
7)。チェックの結果がOK(監視情報#2がフラグ
1)であり、CPU2の正常動作およびデータ部71内
のデータの正常を確認すると、CPU11aは、DPM
7aのデータ部71へ収集データを書き込む(ステップ
418)。さらにCPU11aは監視情報記憶部72に
今回監視情報#1を書き込むとともに監視情報#2をク
リアし(ステップ419)、動作フローをステップ41
2に戻す。
【0023】なお、ステップ415において照合の結果
がNGであると、CPU11aは、RAM10aに監視
情報記憶部72に設定されている動作情報#1を書き込
み(ステップ420)、動作フローをステップ419に
移す。この結果、CPU11aの収集したデータは1回
分廃棄される。
がNGであると、CPU11aは、RAM10aに監視
情報記憶部72に設定されている動作情報#1を書き込
み(ステップ420)、動作フローをステップ419に
移す。この結果、CPU11aの収集したデータは1回
分廃棄される。
【0024】また、ステップ417において、照合NG
により、データ部71内のデータ異常を検出すると、C
PU11aはデータ部71へのデータ書き込みを行わず
にステップ412に移り、データ収集からやり直すこと
になる。
により、データ部71内のデータ異常を検出すると、C
PU11aはデータ部71へのデータ書き込みを行わず
にステップ412に移り、データ収集からやり直すこと
になる。
【0025】次に図5(a)(d)に示す図3および図
4の各動作ステップにおける監視情報#1および#2の
メモリ状態図を参照すると、この複数プロセッサシステ
ムの正常動作時の通常処理(図5(a)参照)では、C
PU11aは、DPM7aのデータ部71へのデータ書
き込みが終る(ステップ418)と、監視情報記憶部7
1に、データ収集期間ごとにデータAとデータBとを交
互に繰り返す動作情報#1を書き込むとともにCPU2
の監視情報#2をフラグクリアにする(ステップ41
9)。続いてCPU2は監視情報記憶部71から動作情
報#1を読み出し、この情報#1がRAM4に記憶され
ている前回の動作情報#1aと互いに異なるデータ(即
ち、#1がAで#1aがB,または#1がBで#1aが
A)であればCPU11aが正常と判断してデータ部7
1のデータを読み出す。データ読み出しが終了すると、
CPU2は監視情報記憶部72の監視情報#2をフラグ
1とし(ステップ315)、CPU11aからデータ部
71へのデータ書き込みを許可する。行7においてCP
U11aに異常動作が生じると図5(b)ないし図5
(d)の異常動作1ないし3に動作ステップが移る。
4の各動作ステップにおける監視情報#1および#2の
メモリ状態図を参照すると、この複数プロセッサシステ
ムの正常動作時の通常処理(図5(a)参照)では、C
PU11aは、DPM7aのデータ部71へのデータ書
き込みが終る(ステップ418)と、監視情報記憶部7
1に、データ収集期間ごとにデータAとデータBとを交
互に繰り返す動作情報#1を書き込むとともにCPU2
の監視情報#2をフラグクリアにする(ステップ41
9)。続いてCPU2は監視情報記憶部71から動作情
報#1を読み出し、この情報#1がRAM4に記憶され
ている前回の動作情報#1aと互いに異なるデータ(即
ち、#1がAで#1aがB,または#1がBで#1aが
A)であればCPU11aが正常と判断してデータ部7
1のデータを読み出す。データ読み出しが終了すると、
CPU2は監視情報記憶部72の監視情報#2をフラグ
1とし(ステップ315)、CPU11aからデータ部
71へのデータ書き込みを許可する。行7においてCP
U11aに異常動作が生じると図5(b)ないし図5
(d)の異常動作1ないし3に動作ステップが移る。
【0026】図5(b)を参照すると、暴走等,CPU
11aの異常動作によって監視情報記憶部72にデータ
Xの動作情報#1が書き込まれると、CPU2のステッ
プ313において、DPM7aからのデータ読み出し
(ステップ314)に先き立つ前回の動作情報#1aと
今回の動作情報#1との照合がNGになる。CPU2
は、続けて動作情報#1と#1aとの照合を行う(ステ
ップ318)が、照合が2回以上NGになる(ステップ
318のYES)と、CPU11aの動作異常と判断す
る(ステップ319)。従って、CPU2によるデータ
部71からのデータの読み出しは行われない。
11aの異常動作によって監視情報記憶部72にデータ
Xの動作情報#1が書き込まれると、CPU2のステッ
プ313において、DPM7aからのデータ読み出し
(ステップ314)に先き立つ前回の動作情報#1aと
今回の動作情報#1との照合がNGになる。CPU2
は、続けて動作情報#1と#1aとの照合を行う(ステ
ップ318)が、照合が2回以上NGになる(ステップ
318のYES)と、CPU11aの動作異常と判断す
る(ステップ319)。従って、CPU2によるデータ
部71からのデータの読み出しは行われない。
【0027】図5(c)を参照すると、CPU11aの
異常動作によって監視情報記憶部72に動作情報#1が
なにも書き込まれないと、監視情報記憶部72には前回
のデータBが残る。すると、CPU2接続のRAM4内
の動作情報#1aもデータBであるので、ステップ31
3はNGとなり、ステップ318もYESになる。この
状態も図5(b)と同様であり、CPU11aの異常動
作が検出される。
異常動作によって監視情報記憶部72に動作情報#1が
なにも書き込まれないと、監視情報記憶部72には前回
のデータBが残る。すると、CPU2接続のRAM4内
の動作情報#1aもデータBであるので、ステップ31
3はNGとなり、ステップ318もYESになる。この
状態も図5(b)と同様であり、CPU11aの異常動
作が検出される。
【0028】図5(d)を参照すると、CPU11aの
異常動作によって監視情報記憶部72に前回と同じデー
タBの動作情報#1が再び書き込まれている。しかし、
この場合には、CPU11aは監視情報記憶部72内の
動作情報#1をRAM10aへ書き込む(ステップ42
0)ので、行32においてCPU11aが収集したデー
タが1回分廃棄されるだけで、CPU2およびCPU1
1aは正常処理に復帰する(ステップ419,31
5)。
異常動作によって監視情報記憶部72に前回と同じデー
タBの動作情報#1が再び書き込まれている。しかし、
この場合には、CPU11aは監視情報記憶部72内の
動作情報#1をRAM10aへ書き込む(ステップ42
0)ので、行32においてCPU11aが収集したデー
タが1回分廃棄されるだけで、CPU2およびCPU1
1aは正常処理に復帰する(ステップ419,31
5)。
【0029】
【発明の効果】以上説明したように本発明の複数プロセ
ッサシステムでは、主CPUおよび従CPUが、DPM
へのデータ書き込みおよび読み出しを上記DPMの監視
情報記憶部内の監視情報が正しいかどうかを確認してか
ら実行するので、上記主CPUおよび従CPUが正常動
作以外では上記DPMのデータ部からデータの入出力は
行われず、主CPUと従CPUの間でデータの矛盾が発
生することがない。上述の関係は、主CPUが全ての従
CPU回路の動作状態を把握していることから、上記複
数プロセッサシステムの全ての従CPU回路との間でも
成立することは明白である。
ッサシステムでは、主CPUおよび従CPUが、DPM
へのデータ書き込みおよび読み出しを上記DPMの監視
情報記憶部内の監視情報が正しいかどうかを確認してか
ら実行するので、上記主CPUおよび従CPUが正常動
作以外では上記DPMのデータ部からデータの入出力は
行われず、主CPUと従CPUの間でデータの矛盾が発
生することがない。上述の関係は、主CPUが全ての従
CPU回路の動作状態を把握していることから、上記複
数プロセッサシステムの全ての従CPU回路との間でも
成立することは明白である。
【0030】また上述の通り、この複数プロセッサシス
テムでは主CPUのみが、自身の動作異常をリセットす
るためにウオッチドッグタイマーを必要とするだけで、
従CPUは動作異常時には主CPUによってリセットさ
れ、ウオッチドッグタイマーを要しない。従って、シス
テム全体のウオッチドッグタイマー所要数を1個に抑え
ることができる。
テムでは主CPUのみが、自身の動作異常をリセットす
るためにウオッチドッグタイマーを必要とするだけで、
従CPUは動作異常時には主CPUによってリセットさ
れ、ウオッチドッグタイマーを要しない。従って、シス
テム全体のウオッチドッグタイマー所要数を1個に抑え
ることができる。
【図1】本発明の複数プロセッサシステムの一実施例の
ブロック図である。
ブロック図である。
【図2】図1の実施例に示したDPM7aのメモリ領域
を模式的に表わした図である。
を模式的に表わした図である。
【図3】図1の実施例に使用したCPU2の動作フロー
チャートである。
チャートである。
【図4】図1の実施例に使用したCPU11aの動作フ
ローチャートである。
ローチャートである。
【図5】図3および図4の各動作ステップにおける監視
情報#1および#2のメモリ状態を示す図である。
(a)図は正常動作時、(b)ないし(d)図はそれぞ
れ異常動作時を示している。
情報#1および#2のメモリ状態を示す図である。
(a)図は正常動作時、(b)ないし(d)図はそれぞ
れ異常動作時を示している。
1 ウオッチドッグタイマー 2,11a,11b CPU 3,9a,9b ROM回路(ROM) 4,10a,10b RAM回路(RAM) 5,12a,12b I/O回路(I/O) 6,8a,8b バスライン 7a,7b デュアルポートメモリ(DPM) 21,23 制御線 22 信号線
Claims (7)
- 【請求項1】 主CPU,ROM,第1RAM,第1I
/Oおよび前記各構成要素を互いに接続する第1バスラ
インを有する主CPU回路手段と、 従CPU,ROM,第2RAM,第2I/Oおよび前記
各構成要素を互いに接続する第2バスラインを各各が有
する少なくとも1台の従CPU回路手段と、 デュアルポートRAMで構成され第1入出力端子が前記
第1バスラインを介して前記主CPUからアクセスされ
第2入出力端子が前記第2バスラインを介して前記従C
PUの一つからアクセスされる前記従CPU回路手段ご
とに設けられた共通記憶回路手段とを含む複数プロセッ
サシステムにおいて、 前記共通記憶回路手段の各各が、 前記主CPU回路手段およびアクセスされる前記従CP
U回路手段からのデータを共有するデータ記憶手段と、 アクセスされる前記従CPU回路手段の動作状態を表わ
す動作情報を記憶する監視情報記憶手段とを含み、 前記従CPU回路手段の各各が、前記動作情報を作成す
るとともにこの動作情報を前記監視情報記憶手段に記憶
させる監視手段を含み、 前記主CPU回路手段が、前記監視情報記憶手段にそれ
ぞれにアクセスして前記従CPU回路手段の各各の動作
情報を検出する動作情報検出手段と、 前記検出動作情報に応答して異常動作状態の従CPUを
検出する異常従CPU検出手段と、 前記異常従CPU回路手段をリセットするリセット手段
とを含むことを特徴とする複数プロセッサシステムであ
って、 前記従CPU回路手段の各各が、 前記第2I/O回路を介して外部装置からデータを収集
する手段と、 前記収集データを前記データ記憶手段に記憶させるデー
タ書き込み手段とを有し、 前記主CPU回路手段が、 前記データ記憶手段から前記収集データをそれぞれ読み
出すデータ読み出し手段と、 読み出された前記収集データの一部または全部をデータ
処理するデータ処理手段とを有し、 前記監視手段が、前記従CPUの正常時の通常処理にお
いて、予め定めたデータ収集期間ごとに互いに異なる2
種類の前記動作情報を作成し、 前記動作情報検出手段が、予め定めた動作情報検出期間
ごとに前記動作情報を検出し、 前記異常従CPU検出手段が、前記動作情報検出手段が
前回に得た動作情報を記憶する前回動作情報記憶手段
と、前記前回動作情報と前記動作情報検出手段が今回得
た動作情報とを照合して前記従CPUの異常動作を検出
する照合手段とを有し、 前記監視手段からの動作情報の前記監視情報記憶手段へ
の書き込みが前記従CPUから前記データ記憶手段への
収集データの書き込み後に行われ、 前記監視情報記憶手段内の動作情報の前記動作情報検出
手段による読み出しが前記データ記憶手段内の収集デー
タの前記主CPUによる読み出し前に行われることを特
徴とする複数プロセッサシステム。 - 【請求項2】 前記収集データの書き込み許可を表わす
監視情報が前記監視情報検出手段から前記監視情報記憶
部に書き込まれ、 前記収集データの読み出し許可を表わす監視情報が前記
監視手段から前記監視情報記憶部に書き込まれることを
特徴とする請求項1記載の複数プロセッサシステム。 - 【請求項3】 前記監視手段が、さらに、 前回作成の動作情報を記憶する自己動作情報記憶手段
と、 前記監視情報記憶手段に記憶されている動作情報を読み
出すDPM動作情報読み出し手段と、 前記自己動作情報記憶手段に記憶されている動作情報と
前記DPM動作情報読み出し手段から読み出された動作
情報とを照合して前記従CPUの動作状態を確認する自
CPU動作確認手段と、 前記照合により前記従CPUの異常動作を検出すると前
記監視情報記憶手段に記憶されている動作情報を前記自
己動作情報記憶手段に書き込むとともに前記従CPUに
よる前記データ記憶手段への前記収集データの書き込み
を1回禁止させる第1データ書き込み禁止手段とを有す
ることを特徴とする請求項1記載の複数プロセッサシス
テム。 - 【請求項4】 前記主CPUの動作監視を行い、前記主
CPUの異常動作時には前記主CPUをリセットするウ
オッチドッグタイマー手段を備えることを特徴とする請
求項1記載の複数プロセッサシステム。 - 【請求項5】 前記主CPU回路手段が、前記主CPU
のリセット時には前記従CPUの全てをリセットする従
CPUリセット手段をさらに備えることを特徴とする請
求項4記載の複数プロセッサシステム。 - 【請求項6】 前記収集データの書き込み許可を表わす
データステータス情報が前記監視情報検出手段から前記
監視情報記憶部に書き込まれ、前記収集データの読み出
し許可を表わすデータステータス情報が前記監視手段か
ら前記監視情報記憶部に書き込まれることを特徴とする
請求項3記載の複数プロセッサシステム。 - 【請求項7】 さらに、前記監視手段が、前記照合によ
り前記従CPUの正常動作を確認しても前記データステ
ータス情報がデータ書き込み許可でないときには前記デ
ータ記憶部への収集データ書き込みを1回禁止する第2
データ書き込み禁止手段を備えることを特徴とする請求
項6記載の複数プロセッサシステム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4093971A JP2778344B2 (ja) | 1991-04-16 | 1992-04-14 | 複数プロセッサシステム |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8275591 | 1991-04-16 | ||
JP3-82755 | 1991-04-16 | ||
JP4093971A JP2778344B2 (ja) | 1991-04-16 | 1992-04-14 | 複数プロセッサシステム |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0644102A JPH0644102A (ja) | 1994-02-18 |
JP2778344B2 true JP2778344B2 (ja) | 1998-07-23 |
Family
ID=26423769
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4093971A Expired - Lifetime JP2778344B2 (ja) | 1991-04-16 | 1992-04-14 | 複数プロセッサシステム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2778344B2 (ja) |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57113161A (en) * | 1980-12-29 | 1982-07-14 | Fujitsu Ltd | Extraction system for status change bit |
JPS6186847A (ja) * | 1984-10-03 | 1986-05-02 | Japan Electronic Control Syst Co Ltd | 自動車用制御装置のcpu暴走防止装置 |
JP2767857B2 (ja) * | 1989-02-07 | 1998-06-18 | 株式会社デンソー | 複数のプロセッサユニットを有する制御システム |
-
1992
- 1992-04-14 JP JP4093971A patent/JP2778344B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0644102A (ja) | 1994-02-18 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980407 |