JPH0128507B2 - - Google Patents
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- JPH0128507B2 JPH0128507B2 JP56097422A JP9742281A JPH0128507B2 JP H0128507 B2 JPH0128507 B2 JP H0128507B2 JP 56097422 A JP56097422 A JP 56097422A JP 9742281 A JP9742281 A JP 9742281A JP H0128507 B2 JPH0128507 B2 JP H0128507B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Description
【発明の詳細な説明】
この発明は、バイポーラ型の半導体集積回路装
置の製造方法に関するものである。
置の製造方法に関するものである。
半導体集積回路装置の製造において素子面積を
縮小させることは、集積密度の向上のみならず、
寄生容量の低減化により高速動作を可能にする。
縮小させることは、集積密度の向上のみならず、
寄生容量の低減化により高速動作を可能にする。
集積密度向上のため、現在、最も実用的な従来
のバイポーラ型半導体集積回路装置の製造方法の
一例を第１図に示している。
のバイポーラ型半導体集積回路装置の製造方法の
一例を第１図に示している。
まず、第１図Ａに示すようにＰ型シリコン基板
１にN+埋込み層２を形成した後、上記シリコン
基板１上にＮ型エピタキシヤル層３を形成する。
１にN+埋込み層２を形成した後、上記シリコン
基板１上にＮ型エピタキシヤル層３を形成する。
次に、エピタキシヤル層３の選択された表面
に、熱成長シリコン酸化膜４と窒化シリコン膜５
からなる選択酸化のためのマスク層６を形成す
る。そして、表面に窒化シリコン膜５を有しない
エピタキシヤル層３をエツチングして溝７を形成
する。ここで、溝７の深さは、次の酸化工程にお
いて溝部に酸化膜が体積が増大して形成されて
も、基板表面がほぼ平坦となるように設定され
る。
に、熱成長シリコン酸化膜４と窒化シリコン膜５
からなる選択酸化のためのマスク層６を形成す
る。そして、表面に窒化シリコン膜５を有しない
エピタキシヤル層３をエツチングして溝７を形成
する。ここで、溝７の深さは、次の酸化工程にお
いて溝部に酸化膜が体積が増大して形成されて
も、基板表面がほぼ平坦となるように設定され
る。
第１図Ａに示す基板を酸化処理すると、第１図
Ｂのように分離酸化膜８が形成され、マスク層６
の下に、エピタキシヤル層３からなるコレクタ領
域３′およびコレクタ電極取出し領域３″が形成さ
れる。
Ｂのように分離酸化膜８が形成され、マスク層６
の下に、エピタキシヤル層３からなるコレクタ領
域３′およびコレクタ電極取出し領域３″が形成さ
れる。
次に、第１図Ｃに示すように、マスク層６を除
去した後、コレクタ電極取出し領域３″にコレク
タ抵抗低減用のN+領域（デイープコレクタ領域）
９を形成して埋込み層２と結合させ、さらにコレ
クタ領域３′にベース抵抗抵減用のP+領域（サイ
ドベース領域）１０を形成する。
去した後、コレクタ電極取出し領域３″にコレク
タ抵抗低減用のN+領域（デイープコレクタ領域）
９を形成して埋込み層２と結合させ、さらにコレ
クタ領域３′にベース抵抗抵減用のP+領域（サイ
ドベース領域）１０を形成する。
次に、第１図Ｄに示すように、コレクタ領域
３′にＰ型メインベース領域１１を形成する。
３′にＰ型メインベース領域１１を形成する。
次に、第１図Ｅに示すように、周知のエツチン
グ方法によりコレクタおよびエミツタコンタクト
のための開口部１２，１３を形成した後、メイン
ベース領域１１にN+エミツタ領域１４を形成す
る。
グ方法によりコレクタおよびエミツタコンタクト
のための開口部１２，１３を形成した後、メイン
ベース領域１１にN+エミツタ領域１４を形成す
る。
そして、次に、第１図Ｆに示すようにベースの
コンタクト穴を形成した後、配線金属からなる電
極１５，１６，１７を形成する。
コンタクト穴を形成した後、配線金属からなる電
極１５，１６，１７を形成する。
このようなバイポーラ型半導体集積回路装置に
おいて、ベース領域１０，１１およびエミツタ領
域１４の縮小化は、サイドベース領域１０と電極
１５をオーミツクコンタクトさせる開口部と、エ
ミツタ領域１４と電極１６をオーミツクコンタク
トさせる開口部間に存在するシリコン酸化膜１８
の寸法により制限される。このシリコン酸化膜１
８の大きさは、第２図に示す電極１５と１６間の
離間距離ｂと、開口部から酸化膜１８の表面に、
電極パターン形成のためのマスク合わせ誤差余裕
分だけ延在する寸法ａとの和、つまり2a＋ｂに
より決定される。
おいて、ベース領域１０，１１およびエミツタ領
域１４の縮小化は、サイドベース領域１０と電極
１５をオーミツクコンタクトさせる開口部と、エ
ミツタ領域１４と電極１６をオーミツクコンタク
トさせる開口部間に存在するシリコン酸化膜１８
の寸法により制限される。このシリコン酸化膜１
８の大きさは、第２図に示す電極１５と１６間の
離間距離ｂと、開口部から酸化膜１８の表面に、
電極パターン形成のためのマスク合わせ誤差余裕
分だけ延在する寸法ａとの和、つまり2a＋ｂに
より決定される。
しかるに、第１図に示す従来方法では、サイド
ベース領域１０およびエミツタ領域１４の真上に
取出し電極１５，１６を形成するため、酸化膜１
８の寸法の縮小が困難であり、したがつてベース
領域１０，１１とエミツタ領域１４の面積の縮少
に限界がある欠点を有していた。
ベース領域１０およびエミツタ領域１４の真上に
取出し電極１５，１６を形成するため、酸化膜１
８の寸法の縮小が困難であり、したがつてベース
領域１０，１１とエミツタ領域１４の面積の縮少
に限界がある欠点を有していた。
この発明は上記の点に鑑みなされたもので、ベ
ースおよびエミツタ領域、ひいては素子全体を大
幅に縮小することができ、高集積化と同時に高速
動作を可能にする半導体集積回路装置の製造方法
を提供することを目的とする。
ースおよびエミツタ領域、ひいては素子全体を大
幅に縮小することができ、高集積化と同時に高速
動作を可能にする半導体集積回路装置の製造方法
を提供することを目的とする。
以下この発明の実施例を図面を参照して説明す
る。第３図はこの発明の実施例を示す図である。
この実施例においては、分離酸化膜の形成および
そのためのマスク層の除去までは従来と同一工程
をとる。そこで、分離酸化膜の形成工程ならびに
そのためのマスク層の除去工程までの説明は、こ
こでは割愛することにし、マスク層除去工程終了
後の状態を第３図Ａに示す。第３図Ａにおいて
は、２１がＰ型シリコン基板、２２がN+埋込み
層、２３1がＮ型エピタキシヤル層からなるコレ
クタ領域（第１領域）、２３2が同エピタキシヤル
層からなるコレクタ電極取出し領域、２４が分離
酸化膜である。
る。第３図はこの発明の実施例を示す図である。
この実施例においては、分離酸化膜の形成および
そのためのマスク層の除去までは従来と同一工程
をとる。そこで、分離酸化膜の形成工程ならびに
そのためのマスク層の除去工程までの説明は、こ
こでは割愛することにし、マスク層除去工程終了
後の状態を第３図Ａに示す。第３図Ａにおいて
は、２１がＰ型シリコン基板、２２がN+埋込み
層、２３1がＮ型エピタキシヤル層からなるコレ
クタ領域（第１領域）、２３2が同エピタキシヤル
層からなるコレクタ電極取出し領域、２４が分離
酸化膜である。
分離酸化膜２４の形成ならびに、そのためのマ
スク層の除去を終了したならば、次に、シリコン
基板２１上の全面に第１の多結晶シリコン層２６
を概ね2000〜6000Å厚に育成し、さらにその第１
の多結晶シリコン層２６上の所定部分、つまりサ
イドベース形成予定領域上およびベース引出し
部、ならびに抵抗形成予定領域（図示せず）の第
１の多結晶シリコン層２６表面に選択酸化のため
のマスク層２７1，２７2を形成する。このマスク
層２７1，２７2は、下に薄いシリコン酸化膜、上
にシリコン窒化膜を有する２層膜からなる。（第
３図Ｂ参照） 次に、マスク層２７1，２７2を用いて第１の多
結晶シリコン層２６の選択酸化を行う。この選択
酸化を行うと、マスク層２７1，２７2直下の第１
の多結晶シリコン層２６は依然多結晶シリコン層
２６1，２６2として残るが、表面にマスク層を有
しない第１の多結晶シリコン層２６は熱成長シリ
コン酸化膜２８となる。（第３図Ｃ参照） 続いて、マスク層２７1，２７2を除去した後、
イオン注入などの手段によつて、多結晶シリコン
層２６1，２６2に概ね1015〜１０16cm-2程度のＰ
型不純物たとえば硼素を導入する。そして、その
後、熱処理を行うことにより、多結晶シリコン層
２６1，２６2直下のコレクタ領域２３1にP+型サ
イドベース領域（第２領域）２９1，２９2を形成
する。（第３図Ｄ参照） 次に、シリコン酸化膜２８を全面除去した後、
概ね700℃以上の低温で酸化処理を施す。これに
より、高濃度の不純物を含む多結晶シリコン層２
６1，２６2の表面には厚にシリコン酸化膜３０1，
３０2が、他方、コレクタ領域２３1およびコレク
タ電極取出し領域２３2の表面には薄いシリコン
酸化膜３１1，３１2が成長する。（第３図Ｅ参照） しかる後、コレクタ電極取出し領域２３2にＮ
型不純物たとえば燐を概ね1016cm-2程度イオン注
入などの手段によつて選択的に導入して、非酸化
性雰囲気中で熱処理を施すことにより、コレクタ
電極取出し領域２３2を、N+埋込み層２２に到達
したN+領域、つまりデイープコレクタ領域２５
とする。続いて、薄いシリコン酸化膜３１1を通
してＰ型不純物たとえば硼素を概ね1014cm-2程度
イオン注入などの手段によつてコレクタ領域２３
１に導入し、再び非酸化性雰囲気中で熱処理を施
すことによつて、Ｐ型メインベース領域（第３領
域）３２を、コレクタ領域２３1内に、P+型サイ
ドベース領域２９1，２９2に延在させて形成す
る。この時、デイープコレクタ領域２５にも同時
に硼素が拡散されるが、デイープコレクタ領域２
５には、既に高濃度のＮ型不純物が拡散されてい
るため、Ｐ型領域は生じない。（第３図Ｆ参照） 続いて、全体をシリコン酸化膜のエツチング液
に浸漬することにより、薄いシリコン酸化膜３１
１，３１2を除去してＰ型メインベース領域３２な
どの表面を露出させる一方、厚いシリコン酸化膜
３０1，３０2は若干膜厚が減つた状態で残存させ
るようにする。その後、シリコン基板２１上の全
面、つまり、シリコン酸化膜３０1，３０2、メイ
ンベース領域３２、デイープコレクタ領域２５お
よび分離酸化膜２４などの表面に第２の多結晶シ
リコン層３３を育成する。（第３図Ｇ参照） しかる後、イオン注入などの手段により、第２
の多結晶シリコン層３３に、Ｎ型不純物たとえば
砒素を概ね1016cm-2程度導入する。続いて、第２
の多結晶シリコン層３３の選択除去を行うことに
より、第２の多結晶シリコン層３３を、メインベ
ース領域３２およびデイープコレクタ領域２５の
表面など必要部分にのみ残す。第３図Ｈでは、メ
インベース領域３２の表面に残された第２の多結
晶シリコン層３３を多結晶シリコン層３３1で示
すとともに、デイープコレクタ領域２５の表面に
残された第２の多結晶シリコン層３３を多結晶シ
リコン層３３2で示してある。その後、シリコン
基板２１上の全面にシリコン酸化膜などの絶絶膜
３４を育成し、熱処理することにより、多結晶シ
リコン層３３1からメインベース領域３２中にＮ
型不純物が拡散され、エミツタ領域（第４領域）
３５がメインベース領域３２中に形成される。
（第３図Ｈ参照） しかる後は、図示しないが通常の手段によつて
コンタクトホールを開口し、金属配線を形成する
ことにより、バイポーラ型半導体集積回路装置が
完成する。
スク層の除去を終了したならば、次に、シリコン
基板２１上の全面に第１の多結晶シリコン層２６
を概ね2000〜6000Å厚に育成し、さらにその第１
の多結晶シリコン層２６上の所定部分、つまりサ
イドベース形成予定領域上およびベース引出し
部、ならびに抵抗形成予定領域（図示せず）の第
１の多結晶シリコン層２６表面に選択酸化のため
のマスク層２７1，２７2を形成する。このマスク
層２７1，２７2は、下に薄いシリコン酸化膜、上
にシリコン窒化膜を有する２層膜からなる。（第
３図Ｂ参照） 次に、マスク層２７1，２７2を用いて第１の多
結晶シリコン層２６の選択酸化を行う。この選択
酸化を行うと、マスク層２７1，２７2直下の第１
の多結晶シリコン層２６は依然多結晶シリコン層
２６1，２６2として残るが、表面にマスク層を有
しない第１の多結晶シリコン層２６は熱成長シリ
コン酸化膜２８となる。（第３図Ｃ参照） 続いて、マスク層２７1，２７2を除去した後、
イオン注入などの手段によつて、多結晶シリコン
層２６1，２６2に概ね1015〜１０16cm-2程度のＰ
型不純物たとえば硼素を導入する。そして、その
後、熱処理を行うことにより、多結晶シリコン層
２６1，２６2直下のコレクタ領域２３1にP+型サ
イドベース領域（第２領域）２９1，２９2を形成
する。（第３図Ｄ参照） 次に、シリコン酸化膜２８を全面除去した後、
概ね700℃以上の低温で酸化処理を施す。これに
より、高濃度の不純物を含む多結晶シリコン層２
６1，２６2の表面には厚にシリコン酸化膜３０1，
３０2が、他方、コレクタ領域２３1およびコレク
タ電極取出し領域２３2の表面には薄いシリコン
酸化膜３１1，３１2が成長する。（第３図Ｅ参照） しかる後、コレクタ電極取出し領域２３2にＮ
型不純物たとえば燐を概ね1016cm-2程度イオン注
入などの手段によつて選択的に導入して、非酸化
性雰囲気中で熱処理を施すことにより、コレクタ
電極取出し領域２３2を、N+埋込み層２２に到達
したN+領域、つまりデイープコレクタ領域２５
とする。続いて、薄いシリコン酸化膜３１1を通
してＰ型不純物たとえば硼素を概ね1014cm-2程度
イオン注入などの手段によつてコレクタ領域２３
１に導入し、再び非酸化性雰囲気中で熱処理を施
すことによつて、Ｐ型メインベース領域（第３領
域）３２を、コレクタ領域２３1内に、P+型サイ
ドベース領域２９1，２９2に延在させて形成す
る。この時、デイープコレクタ領域２５にも同時
に硼素が拡散されるが、デイープコレクタ領域２
５には、既に高濃度のＮ型不純物が拡散されてい
るため、Ｐ型領域は生じない。（第３図Ｆ参照） 続いて、全体をシリコン酸化膜のエツチング液
に浸漬することにより、薄いシリコン酸化膜３１
１，３１2を除去してＰ型メインベース領域３２な
どの表面を露出させる一方、厚いシリコン酸化膜
３０1，３０2は若干膜厚が減つた状態で残存させ
るようにする。その後、シリコン基板２１上の全
面、つまり、シリコン酸化膜３０1，３０2、メイ
ンベース領域３２、デイープコレクタ領域２５お
よび分離酸化膜２４などの表面に第２の多結晶シ
リコン層３３を育成する。（第３図Ｇ参照） しかる後、イオン注入などの手段により、第２
の多結晶シリコン層３３に、Ｎ型不純物たとえば
砒素を概ね1016cm-2程度導入する。続いて、第２
の多結晶シリコン層３３の選択除去を行うことに
より、第２の多結晶シリコン層３３を、メインベ
ース領域３２およびデイープコレクタ領域２５の
表面など必要部分にのみ残す。第３図Ｈでは、メ
インベース領域３２の表面に残された第２の多結
晶シリコン層３３を多結晶シリコン層３３1で示
すとともに、デイープコレクタ領域２５の表面に
残された第２の多結晶シリコン層３３を多結晶シ
リコン層３３2で示してある。その後、シリコン
基板２１上の全面にシリコン酸化膜などの絶絶膜
３４を育成し、熱処理することにより、多結晶シ
リコン層３３1からメインベース領域３２中にＮ
型不純物が拡散され、エミツタ領域（第４領域）
３５がメインベース領域３２中に形成される。
（第３図Ｈ参照） しかる後は、図示しないが通常の手段によつて
コンタクトホールを開口し、金属配線を形成する
ことにより、バイポーラ型半導体集積回路装置が
完成する。
第４図はこのようにして完成された半導体集積
回路装置の主要部の平面図の一例であり、ベース
コンタクトを形成するための多結晶シリコン層２
６1，２６2は互いに接続され、能動素子領域の外
部に引き出されている。第４図の例では、多結晶
シリコン層２６1，２６2をコの字型に接続してい
るが、ロの字型に接続してもよい。また、エミツ
タ、コレクタのコンタクトを形成するための多結
晶シリコン層３３1，３３2も、必要に応じて能動
素子領域の外部に引き出すことができることはい
うまでもない。
回路装置の主要部の平面図の一例であり、ベース
コンタクトを形成するための多結晶シリコン層２
６1，２６2は互いに接続され、能動素子領域の外
部に引き出されている。第４図の例では、多結晶
シリコン層２６1，２６2をコの字型に接続してい
るが、ロの字型に接続してもよい。また、エミツ
タ、コレクタのコンタクトを形成するための多結
晶シリコン層３３1，３３2も、必要に応じて能動
素子領域の外部に引き出すことができることはい
うまでもない。
以上のような実施例によれば、次のように効果
を得ることができる。
を得ることができる。
自己整合によつてエミツタ領域３５およびベ
ース領域２９1，２９2，３２の電極取出し部分
の間隔をサブミクロン、すなわち第３図Ｈにｄ
で示すシリコン酸化膜３０1，３０2の厚み分だ
けに縮小でき、またベース電極を、高濃度にＰ
型不純物が含まれた多結晶シリコン層２６1，
２６2によつて両者を接続して能動素子領域の
外部に引出しているため、配線合わせ余裕を減
じることなく、エミツタ領域３５およびベース
領域２９1，２９2，３２ひいては素子全体を極
限まで微細化し、高集積化することができ、さ
らには、寄生容量が殆どない多結晶シリコン抵
抗を同時に形成できることと相まつて高速化な
らびに低消費電力化を達成できる。
ース領域２９1，２９2，３２の電極取出し部分
の間隔をサブミクロン、すなわち第３図Ｈにｄ
で示すシリコン酸化膜３０1，３０2の厚み分だ
けに縮小でき、またベース電極を、高濃度にＰ
型不純物が含まれた多結晶シリコン層２６1，
２６2によつて両者を接続して能動素子領域の
外部に引出しているため、配線合わせ余裕を減
じることなく、エミツタ領域３５およびベース
領域２９1，２９2，３２ひいては素子全体を極
限まで微細化し、高集積化することができ、さ
らには、寄生容量が殆どない多結晶シリコン抵
抗を同時に形成できることと相まつて高速化な
らびに低消費電力化を達成できる。
従来の方法では、メインベース領域、サイド
ベース領域およびエミツタ領域を形成するため
に３回のマスキング工程を要するが、実施例に
よれば、第１の多結晶シリコン層２６の選択酸
化および第２の多結晶シリコン層３３の選択除
去の２回のマスキング工程ですみ、工程を簡略
化できる。
ベース領域およびエミツタ領域を形成するため
に３回のマスキング工程を要するが、実施例に
よれば、第１の多結晶シリコン層２６の選択酸
化および第２の多結晶シリコン層３３の選択除
去の２回のマスキング工程ですみ、工程を簡略
化できる。
なお、上記実施例では素子間分離に酸化膜分離
を用いたが、PN分離、あるいはPN分離と酸化
膜分離の両者を併用するなどの分離法を用いるこ
ともできる。
を用いたが、PN分離、あるいはPN分離と酸化
膜分離の両者を併用するなどの分離法を用いるこ
ともできる。
また、ノンドープの多結晶シリコンを用いて第
２の多結晶シリコン層３３を形成し、以後、第２
の多結晶シリコン層３３にＮ型不純物を導入する
ようにしたが、予め高濃度のＮ型不純物たとえば
砒素を含んだ多結晶シリコンを用いて第２の多結
晶シリコン層３３を形成するようにしてもよい。
さらに、第２の多結晶シリコン層３３の選択除去
は選択酸化に代えることができ、その場合には、
選択酸化後に不純物を導入する工程が望ましい。
２の多結晶シリコン層３３を形成し、以後、第２
の多結晶シリコン層３３にＮ型不純物を導入する
ようにしたが、予め高濃度のＮ型不純物たとえば
砒素を含んだ多結晶シリコンを用いて第２の多結
晶シリコン層３３を形成するようにしてもよい。
さらに、第２の多結晶シリコン層３３の選択除去
は選択酸化に代えることができ、その場合には、
選択酸化後に不純物を導入する工程が望ましい。
また、実施例では、サイドベース領域２９1，
２９2をコレクタ領域２３1に配置したが、エミツ
タ領域３５を分離酸化膜２４に接近させて、サイ
ドベース領域２９1，２９2の一方をなくす構成と
することもできる。このようにすれば、さらにベ
ース・エミツタ領域の表面積の大幅な縮少が可能
となる。
２９2をコレクタ領域２３1に配置したが、エミツ
タ領域３５を分離酸化膜２４に接近させて、サイ
ドベース領域２９1，２９2の一方をなくす構成と
することもできる。このようにすれば、さらにベ
ース・エミツタ領域の表面積の大幅な縮少が可能
となる。
以上の説明から明らかなように、この発明の半
導体集積回路装置の製造方法においては、表面に
コレクタとなる一導電型の第１領域を有する逆導
電型のシリコン基板上に第１の多結晶シリコン層
を形成して、これを選択酸化した後、逆導電型の
不純物を第１の多結晶シリコン層に導入する工程
を経て第１領域内にサイドベースとなる逆導電型
の第２領域を形成し、上記選択酸化によるシリコ
ン酸化膜を除去した上で、再度、第１の多結晶シ
リコン層の表面および第１領域の露出表面に厚さ
の異なるシリコン酸化膜を形成し、その状態で、
第１領域上の薄いシリコン酸化膜を通して第１領
域に逆導電型不純物を導入する工程を経て第１領
域内に、メインベースとなる逆導電型の第３領域
を上記第２領域に延在して形成し、しかる後、薄
いシリコン酸化膜を除去して第２の多結晶シリコ
ン層を厚いシリコン酸化膜および上記第３領域の
表面に形成し、第３領域にエミツタとなる一導電
型の第４領域を形成するものである。したがつ
て、ベースおよびエミツタ領域、ひいては素子全
体を大幅に縮小することができ、高集積化と同時
に、高速動作など特性の向上と低消費電力化を図
ることができる。さらには、工程も非常に簡略化
されたものとなる。特に、この発明の方法によれ
ば、選択酸化シリコン酸化膜を除去した後、それ
により露出した第１領域の表面に薄いシリコン酸
化膜を形成し、同時に第１の多結晶シリコン層の
表面に厚いシリコン酸化膜を形成し、その後、膜
厚差を利用して自己整合で薄いシリコン酸化膜の
みを除去することによりエミツタ形成用の開口部
を形成しているから、工程の簡略化を図れること
に加えて、エミツタとベースの電極取出し部分の
間隔を、第１多結晶シリコン層の端部に残つたシ
リコン酸化膜の厚み分だけにし得、エミツタ電極
取出し部とベース電極取出し部間距離を著しく縮
小化することができる。このような効果を有する
この発明の製造方法は、いわゆるECL，STTL，
IILなど、あるいはそれらの混在する高密度かつ
高速のバイポーラ型の半導体集積回路装置の製造
方法に広く利用することができるものである。
導体集積回路装置の製造方法においては、表面に
コレクタとなる一導電型の第１領域を有する逆導
電型のシリコン基板上に第１の多結晶シリコン層
を形成して、これを選択酸化した後、逆導電型の
不純物を第１の多結晶シリコン層に導入する工程
を経て第１領域内にサイドベースとなる逆導電型
の第２領域を形成し、上記選択酸化によるシリコ
ン酸化膜を除去した上で、再度、第１の多結晶シ
リコン層の表面および第１領域の露出表面に厚さ
の異なるシリコン酸化膜を形成し、その状態で、
第１領域上の薄いシリコン酸化膜を通して第１領
域に逆導電型不純物を導入する工程を経て第１領
域内に、メインベースとなる逆導電型の第３領域
を上記第２領域に延在して形成し、しかる後、薄
いシリコン酸化膜を除去して第２の多結晶シリコ
ン層を厚いシリコン酸化膜および上記第３領域の
表面に形成し、第３領域にエミツタとなる一導電
型の第４領域を形成するものである。したがつ
て、ベースおよびエミツタ領域、ひいては素子全
体を大幅に縮小することができ、高集積化と同時
に、高速動作など特性の向上と低消費電力化を図
ることができる。さらには、工程も非常に簡略化
されたものとなる。特に、この発明の方法によれ
ば、選択酸化シリコン酸化膜を除去した後、それ
により露出した第１領域の表面に薄いシリコン酸
化膜を形成し、同時に第１の多結晶シリコン層の
表面に厚いシリコン酸化膜を形成し、その後、膜
厚差を利用して自己整合で薄いシリコン酸化膜の
みを除去することによりエミツタ形成用の開口部
を形成しているから、工程の簡略化を図れること
に加えて、エミツタとベースの電極取出し部分の
間隔を、第１多結晶シリコン層の端部に残つたシ
リコン酸化膜の厚み分だけにし得、エミツタ電極
取出し部とベース電極取出し部間距離を著しく縮
小化することができる。このような効果を有する
この発明の製造方法は、いわゆるECL，STTL，
IILなど、あるいはそれらの混在する高密度かつ
高速のバイポーラ型の半導体集積回路装置の製造
方法に広く利用することができるものである。
第１図は従来のバイポーラ型半導体集積回路装
置の製造方法の一例を示す断面図、第２図は従来
の方法による装置の一部を取出して示す断面図、
第３図はこの発明の半導体集積回路装置の製造方
法の実施例を示す断面図、第４図は実施例により
得られた装置の要部を示す平面図である。 ２１…Ｐ型シリコン基板、２３1…コレクタ領
域、２６…第１の多結晶シリコン層、２６1，２
６2…多結晶シリコン層、２７1，２７2…マスク
層、２８…熱成長シリコン酸化膜、２９1，２９2
…P+型サイドベース領域、３０1，３０2…厚いシ
リコン酸化膜、３１1…薄いシリコン酸化膜、３
２…Ｐ型メインベース領域、３３…第２の多結晶
シリコン層、３３1…多結晶シリコン層、３５…
エミツタ領域。
置の製造方法の一例を示す断面図、第２図は従来
の方法による装置の一部を取出して示す断面図、
第３図はこの発明の半導体集積回路装置の製造方
法の実施例を示す断面図、第４図は実施例により
得られた装置の要部を示す平面図である。 ２１…Ｐ型シリコン基板、２３1…コレクタ領
域、２６…第１の多結晶シリコン層、２６1，２
６2…多結晶シリコン層、２７1，２７2…マスク
層、２８…熱成長シリコン酸化膜、２９1，２９2
…P+型サイドベース領域、３０1，３０2…厚いシ
リコン酸化膜、３１1…薄いシリコン酸化膜、３
２…Ｐ型メインベース領域、３３…第２の多結晶
シリコン層、３３1…多結晶シリコン層、３５…
エミツタ領域。
Claims (1)
- １ 表面にコレクタとなる一導電型の第１領域を
有する逆導電型のシリコン基板を準備する工程
と、このシリコン基板の表面に第１の多結晶シリ
コン層を形成する工程と、この第１の多結晶シリ
コン層の選択された表面に選択酸化のためのマス
ク層を形成する工程と、選択酸化により、表面に
上記マスク層を有しない上記第１の多結晶シリコ
ン層をシリコン酸化膜に変換する工程と、上記マ
スク層を除去した後、逆導電型の不純物を上記第
１の多結晶シリコン層に導入する工程と、上記第
１の多結晶シリコン層直下の上記第１領域内にサ
イドベースとなる逆導電型の第２領域を形成する
工程と、上記シリコン酸化膜を除去して上記第１
領域の表面を露出させる工程と、700℃以下の低
温酸化により上記第１の多結晶シリコン層の表面
に厚いシリコン酸化膜を形成すると同時に上記第
１領域の表面に薄いシリコン酸化膜を形成する工
程と、上記薄いシリコン酸化膜を通して上記第１
領域に逆導電型不純物を導入する工程と、上記第
２領域へ延在し、かつメインベースとなる逆導電
型の第３領域を上記第１領域内に形成する工程
と、膜厚差を利用して自己整合で上記薄いシリコ
ン酸化膜を除去した後、一導電型の第２の多結晶
シリコン層を上記厚いシリコン酸化膜および上記
第３領域の表面に形成する工程と、上記第３領域
に、エミツタとなる一導電型の第４領域を形成す
る工程とを具備してなるパイポーラ型の半導体集
積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9742281A JPS58172A (ja) | 1981-06-25 | 1981-06-25 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9742281A JPS58172A (ja) | 1981-06-25 | 1981-06-25 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58172A JPS58172A (ja) | 1983-01-05 |
| JPH0128507B2 true JPH0128507B2 (ja) | 1989-06-02 |
Family
ID=14191990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9742281A Granted JPS58172A (ja) | 1981-06-25 | 1981-06-25 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58172A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH077503B2 (ja) * | 1985-10-24 | 1995-01-30 | ティーディーケイ株式会社 | 磁気記録媒体及びその製造方法 |
| JPS6341074A (ja) * | 1986-08-06 | 1988-02-22 | Mitsubishi Electric Corp | 半導体集積回路装置およびその製造方法 |
| JPS6336567A (ja) * | 1986-07-30 | 1988-02-17 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JPS63107167A (ja) * | 1986-10-24 | 1988-05-12 | Oki Electric Ind Co Ltd | 半導体集積回路装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5427774A (en) * | 1977-08-03 | 1979-03-02 | Nec Corp | Semiconductor device |
-
1981
- 1981-06-25 JP JP9742281A patent/JPS58172A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5427774A (en) * | 1977-08-03 | 1979-03-02 | Nec Corp | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58172A (ja) | 1983-01-05 |
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