JPH04212454A - 半導体記憶装置 - Google Patents
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- JPH04212454A JPH04212454A JP3008713A JP871391A JPH04212454A JP H04212454 A JPH04212454 A JP H04212454A JP 3008713 A JP3008713 A JP 3008713A JP 871391 A JP871391 A JP 871391A JP H04212454 A JPH04212454 A JP H04212454A
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Abstract
め要約のデータは記録されません。
Description
としてダイナミックランダムアクセスメモリ(以下、D
RAMと略す)に関連したものである。
成図を示すものである。同図において、1は情報を蓄え
る記憶素子(メモリセル)、2,2′は記憶素子1から
読み出した信号電荷を転送するビット線、3は特定の記
憶素子1を選択するワード線、4は特定のワード線3を
駆動するローデコーダ回路、6はビット線2,2′を通
して送られてきた微小信号を増幅する感知増幅器(セン
スアンプ)、5は指定された感知増幅器6を選択するた
めのコラムデコーダ回路、7は感知増幅器6のNチャネ
ル側を引き抜き駆動するNチャネル側感知増幅器駆動線
、8は感知増幅器6のPチャネル側を引き上げ駆動する
Pチャネル側感知増幅器駆動線、9はNチャネル側感知
増幅器駆動線7を駆動するNチャネル型感知増幅器駆動
用MOSトランジスタ、10はPチャネル側感知増幅器
駆動線8を駆動するPチャネル型感知増幅器駆動用MO
Sトランジスタである。11は接地線、12は電源線、
VSSは接地線電位、VDDは電源線電位である。13
および14は感知増幅器6からデータを出力するための
データ線である。16は主増幅器である。
示す。図6(b)において、1Aは蓄積容量、1BはM
OSトランジスタである。図7に感知増幅器6の代表的
な内部構成であるC−MOS型感知増幅器を示す。図7
において、17,18はNチャネル型MOSトランジス
タ、19,20はPチャネル型MOSトランジスタ、1
5A,15Bはそれぞれデータ出力用MOSトランジス
タである。
RAMの動作を説明する。ローデコーダ回路4によって
1本のワード線3が選択される。これによって、このワ
ード線3に接続された記憶素子1のデータが例えばビッ
ト線2に出力される。この結果、ビット線2と2′間に
微小な電位差が発生し、これを感知増幅器6が増幅する
。この増幅されたデータは、図7中のデータ出力用トラ
ンジスタ15A,15Bを介してデータ線13,14を
通り、さらに主増幅器16によって増幅されチップ外に
出力される。
において、期間Aはプリチャージ期間であり、ビット線
2,2′をすべてある一定電位に充電する。期間Bはワ
ード線3が駆動され記憶素子1に蓄えられていた信号電
荷が例えばビット線2に読み出され微小な電位差Vがビ
ット線2に読み出された時を示す。期間Cは感知増幅器
6によって微小な電位差が増幅され、記憶素子1に再書
き込みされる期間である。期間Dはつぎの読み出しサイ
クルに備えて、再び全てのビット線2,2′がある一定
電位に充電されるプリチャージ期間である。
ビット線2,2′の電位波形であり、Nチャネル側感知
増幅器駆動線7およびPチャネル側感知増幅器駆動線8
の配線抵抗が無視できる場合を示している。ところが実
際の場合、それらの配線抵抗は無視できず、Nチャネル
型感知増幅器駆動用MOSトランジスタ9およびPチャ
ネル型感知増幅器駆動用MOSトランジスタ10から遠
い位置にある対となっているビット線2,2′の場合、
一点鎖線B1およびB2 で示すような電位波形となる
。なぜなら、例えばNチャネル側感知増幅器駆動線7は
、感知増幅器6を介して群を構成する多数本のビット線
2,2′の電位を引き抜き、その結果ビット線2,2′
の電位を下げているが、このNチャネル側感知増幅器駆
動線7が全てのビット線2,2′に共通であるため、N
チャネル型感知増幅器駆動用MOSトランジスタ9から
遠い地点ほどNチャネル側感知増幅器駆動線7の実際の
電位降下は遅く、その結果感知増幅が遅れるわけである
。
体のアクセスタムの低下をもたらすことになる。以下、
これについて説明する。感知増幅器6で増幅された信号
は、データ線13,14を通して主増幅器16に転送さ
れるが(図6参照)、このとき、主増幅器16はある一
定の電位差以上でないと正しく増幅しないという性質が
あるため、データ線13,14に発生する電圧の時間勾
配によってデータが出力される時刻が異なる。
の入力電圧のうち高い方がVH 以上で、かつ低い方が
VL 以下である時に、正しく増幅するものと仮定する
と、Nチャネル型感知増幅器駆動用MOSトランジスタ
9およびPチャネル型感知増幅器駆動用MOSトランジ
スタ10に近いビット線2,2′の対ではNチャネル側
感知増幅器駆動線7およびPチャネル側感知増幅器駆動
線8の配線抵抗の影響が少なく理想的な状態に近いため
、図8の実線A1 ,A2 のビット線電位変化波形に
近く、時刻T1 で既に主増幅器16が正しく作動でき
ることになる。他方、Nチャネル型感知増幅器駆動用M
OSトランジスタ9およびPチャネル型感知増幅器駆動
用MOSトランジスタ10から遠いビット線2,2′の
対では、先に述べたように、図8の一点鎖線B1 ,B
2 で示すような電位変化波形となり、時刻T2 にな
らないと正しく主増幅器16が作動できないことになる
。
は最悪値で規定されるため、Nチャネル側感知増幅器駆
動線7およびPチャネル側感知増幅器駆動線8の配線抵
抗のため、半導体記憶装置の全体のアクセスタイムが長
くなる。従来例について、64Mビット相当のDRAM
を想定して、回路シミュレータ(SPICE)を使用し
てシミュレーションを行い、感知増幅器のNチャネル側
電源線VSN(VSS側)の線幅WALおよびPチャネ
ル側電源線VSP(VDD側)の線幅WAL×0.2
と感知増幅遅延時間TD との関係を求めた。その結果
を図9に曲線Z1 で示す。この際、Nチャネル側電源
線VSNおよびPチャネル側電源線VSPの材質はアル
ミニウム(Al)で、その厚さは0.8 μmとしてい
る。
8ns以上と大きく、しかもNチャネル側電源線VSN
およびPチャネル側電源線VSPの線幅が細くなると、
急増していることが判る。つまり、従来例では、もとも
と感知増幅遅延時間TD が長い上に、集積度を高める
ためにNチャネル側電源線VSNおよびPチャネル側電
源線VSPの線幅を細くすると、感知増幅遅延時間TD
が極端に長くなり、高集積化と高速化との両立がきわ
めてむずかしいものである。
構成では、感知増幅器のNチャネル側電源線VSNおよ
びPチャネル側電源線VSPの配線抵抗のため、感知増
幅器の場所によっては大きな感知増幅遅延が発生し、半
導体記憶装置全体のアクセスタイムが長くなるという問
題があった。また、この感知増幅遅延時間は、高集積化
のために感知増幅器のNチャネル側電源線VSNおよび
Pチャネル側電源線VSPの線幅を細くすると急増し、
半導体記憶装置の高集積化の障害となっていた。
器へ給電する電源配線の配線抵抗に起因する感知増幅遅
延時間を短くしてアクセスタイムを短くするとともに、
高集積化を可能とする半導体記憶装置を提供することで
ある。
置は、記憶素子領域および感知増幅器上に第1の方向に
複数の第1の配線群を形成し、前記記憶素子領域および
感知増幅器上に前記第1の方向に交差する第2の方向に
前記第1の配線群と絶縁状態で複数の第2の配線群を形
成し、前記第1の配線群と前記第2の配線群間を等電位
のもの同士でスルーホール部を介して電気的に接続し、
前記感知増幅器を駆動する複数の感知増幅器駆動回路を
各感知増幅器列に対してそれぞれ分散配置し、前記複数
の感知増幅器駆動回路に前記第1および第2の配線群の
最寄りの箇所から電源供給したことを特徴とする。
記憶素子領域のワード線の裏打ちをするワード線裏打ち
領域と感知増幅器列とが交差する領域、もしくは感知増
幅器の配置領域内に配置される。
線群と複数の第2の配線群とをそれらの交点で等電位の
もの同士でスルーホール部によって相互に接続すること
により、第1および第2の配線群をメッシュ状に構成す
る。また、感知増幅器を駆動する複数の感知増幅器駆動
回路を各感知増幅器列について分散配置するとともに、
メッシュ状となって配線抵抗が小さくなった第1および
第2の配線群の最寄りの箇所から感知増幅器駆動回路に
電源供給する。これによって、感知増幅器と感知増幅器
駆動回路との配線距離を短くするレイアウトが可能とな
り、このレイアウトにより、感知増幅器の感知増幅遅延
時間を短くすることが可能となり、全体としてアクセス
タイムを短くすることができる。
配線(第1および第2の配線群)をメッシュ状に構成す
ると、感知増幅器駆動回路の電源配線の幅に感知増幅遅
延時間が依存しなくなり、上記電源配線の幅を狭く設定
することができる。したがって、電源配線をアレイ上に
設けることができ、高集積化が可能となる。さらに、感
知増幅器駆動回路の電源配線をメッシュ状にすると、感
知増幅器の電源配線と周辺回路の電源配線とを分離する
ことができる。この結果、クロストークを抑えることが
できる。
ッシュ状にすると、電源配線の各々を細くしても全体と
して必要な電源容量を得ることができ、各配線を細くし
ても電源容量的にまったく問題はない。請求項2記載の
構成によれば、感知増幅器駆動回路を記憶素子領域のワ
ード線の裏打ちをするワード線裏打ち領域と感知増幅器
列とが交差する領域に配置しているため、トータルチッ
プサイズに対するセルアレイ(記憶素子領域)の比率を
高めることができる。
域のワード線の裏打ちをするワード線裏打ち領域をより
小さくでき、集積度を一層高めることが可能となる。
記憶装置の要部概略図であり、図1(b) は同図(a
) において実線Xで囲んだ領域の拡大図である。図1
(a) ,(b) において、44はワード線裏打ち領
域、101は感知増幅器列の配置領域、102は記憶素
子(メモリセル)群の配置領域である。103はワード
線裏打ち領域44と感知増幅器列の配置領域101とが
交差する交差領域であり、感知増幅器駆動回路の配置領
域である。感知増幅器列の配置領域101において、隣
接する2つの交差領域103の間には通常感知増幅器が
64個程度配置される。11は接地線電位VSSを供給
する接地線、12は電源線電位VDDを供給する電源線
である。31,32はそれぞれスルーホール部であり、
これらのスルーホール部31,32で第1の方向(図中
では水平方向)の電源配線群と第2の方向(図中では垂
直方向)の電源配線群とが電気的に接続される。スルー
ホール部31は、第1および第2の方向の接地線11同
士を相互に接続してメッシュ状とし、スルーホール部3
2は、第1および第2の方向に電源線12同士を相互に
接続してメッシュ状とする。
線の裏打ちに使用されるもので、ポリシリコンによって
形成されたワード線とこのワード線と平行に走っている
アルミ配線とがこの領域で相互に接続されている。この
ワード線裏打ち領域44を使用することにより、ワード
線の実効的な抵抗値を下げ、ワード線の電位の立ち下が
りを速くしている。
の配置領域102上、感知増幅器列の配置領域101お
よびワード線裏打ち領域44を含めて電源配線(電源線
12および接地線11)をメッシュ状に形成するととも
に、感知増幅器を駆動する感知増幅器駆動回路を分散配
置し、メッシュ状の電源配線の最寄りの箇所から感知増
幅器駆動回路に給電し、感知増幅器駆動回路と感知増幅
器との配線距離を短くするレイアウトを採用した点であ
り、その点から従来のDRAMにはなかった種々の効果
が生じるのである。
が、図1では、図が複雑になりすぎるため全ての配線お
よび回路を記入していない。そこで、図2を用いて、配
置領域101の感知増幅器列を構成する感知増幅器6の
内部構成とそれらの配線およびワード線裏打ち領域44
についてつぎに述べる。まず図1と図2の関係について
説明する。図2中、6は感知増幅器を示している。図1
では領域101に感知増幅器6が多数個、図中の上下方
向に列をなして並んでおり、その間にワード線裏打ちに
使用されているワード線裏打ち領域44がある。図2は
図1中の多数の感知増幅器のうちの1個の感知増幅器6
と裏打ちに使用されているワード線裏打ち領域44とを
縦方向に拡大表示したものである。
制御線、42は感知増幅器列選択線、43は感知増幅器
活性化線である。51は感知増幅器制御線プリチャージ
回路、53はビット線プリチャージ回路、54は増幅用
CMOSフリップフロップ回路、55はデータ転送回路
、57はデータ出力用の感知増幅器駆動回路、58はデ
ータ再書き込み用の感知増幅器駆動回路である。、61
,62はNチャネル型感知増幅器駆動用MOSトランジ
スタ、63はNチャネル型感知増幅器駆動用MOSトラ
ンジスタ、64はPチャネル型感知増幅器駆動用MOS
トランジスタである。
7は、感知増幅器6の列について、複数個分散配置され
ていて、メッシュ状に接続された電源線12および接地
線11の最寄りの箇所から給電される。この実施例の構
成および動作を、記憶素子1からのデータの読み出しを
例にとって説明する。
読み出す場合、ビット線2,2′をプリチャージ電圧V
PRに充電する必要がある。そのため、シェアドスイッ
チゲート制御線21,22をハイレベルにし、右側の記
憶素子領域と左側の記憶素子領域を中央の感知増幅器6
に接続する。つぎに、プリチャージ制御線41をハイレ
ベルにし、ビット線プリチャージ回路53により感知増
幅器6内およびその左右の記憶素子領域内のビット線2
,2′をプリチャージ電圧VPRまで充電する。同時に
、感知増幅器6の列の上端に設けられた感知増幅器駆動
線プリチャージ回路51によりNチャネル側感知増幅器
駆動線7およびPチャネル側感知増幅器駆動線8を同様
にプリチャージ電圧VPRまで充電する。
ェアドスイッチ制御線、例えば22をローレベルにし、
左側の記憶素子領域のみを感知増幅器6に接続した状態
を作る。つぎに、ローデコーダ回路4により1本のワー
ド線3が選択され、そのワード線3の電位がハイレベル
に立ち上がる。これによって、記憶素子1の信号電荷が
ビット線2′に現れ、ビット線2とビット線2′間に微
小な電位差が発生する。この微小な電位差を感知増幅器
6で増幅する。これは、感知増幅器活性化線43をロー
レベルにすることで始まる。これによって、裏打ちに使
用されているワード線裏打ち領域44と感知増幅器6の
列との交点の領域に配置されたデータ出力用の感知増幅
器駆動回路57中のNチャネル型感知増幅器駆動用MO
Sトランジスタ61,62が導通状態となり、Nチャネ
ル側感知増幅器駆動線7の電位を接地線電位VSSに近
づけ、Pチャネル側感知増幅器駆動線8の電位を電源線
電位VDDに近づけるように動作する。これによって、
ラッチとなる感知増幅器6中の増幅用CMOSフリップ
フロップ回路54が動作し、微小な電位差を増幅する。
ベルになり、つづいてコラム選択線35がハイレベルに
なり、感知増幅器6内の信号データが転送回路55を介
してデータ線13,14に出力される。これをさらに増
幅して半導体記憶装置外に出力する。他方、これらのデ
ータ出力動作と並行して、記憶素子1への再書き込み動
作がなされる。これには、感知増幅器6の列の下端に配
置したデータ再書き込み用の感知増幅器駆動回路58が
寄与する。感知増幅器活性化線43をローレベルにする
ことにより、感知増幅器駆動回路58中のNチャネル型
感知増幅器駆動用MOSトランジスタ63とPチャネル
型感知増幅器駆動用MOSトランジスタ64とが導通し
、Nチャネル側感知増幅器駆動線7の電位を接地線電位
VSSに一層近づけ、Pチャネル側感知増幅器駆動線8
の電位を電源線電位VDDに一層近づける働きをする。
完全にし、記憶素子1への再書き込みを確実にする。特
に、この第1の実施例では、感知増幅器駆動回路57中
のPチャネル側感知増幅器駆動用トランジスタにNチャ
ネル型感知増幅器駆動用MOSトランジスタ62を使用
しているため、これだけではPチャネル側感知増幅器駆
動線8の電位は電源線電位VDDまで上がらず、電源線
電位VDDからNチャネル型感知増幅器駆動用MOSト
ランジスタ62のスレッシュホールド電圧だけ下がった
ところまでしか上がらないため、再書き込みを完全に行
うことができない。この第1の実施例においては、感知
増幅器駆動回路57中ではNチャネル型の駆動用トラン
ジスタのみを用いているのは、Pチャネル型の駆動用ト
ランジスタを用いる場合、感知増幅器駆動回路58中の
回路構成のように反転回路をさらに2個必要とし、裏打
ちに使用しているワード線裏打ち領域44の幅中に納め
るとするとより厳しいデザインツールを必要とし、歩留
りの低下を招くためであるのと、Nチャネル型MOSト
ランジスタの方が一般に、Pチャネル型MOSトランジ
スタに比べて電流駆動能力が大きく、省スペースに適し
ているためである。また、以上の説明から分かるように
、感知増幅器駆動回路57は、主として信号を感知増幅
器6外に出力するのに必要な程度に増幅するために設け
てあり、この目的としてはN型駆動トランジスタで十分
であるからである。他方、感知増幅器6の列の下端に配
置した感知増幅器駆動回路58は、主として記憶素子1
への信号の再書き込みが目的である。
ある。まず、感知増幅器駆動線7,8の配線抵抗に起因
する感知増幅器遅延を最小限にすることができる。なぜ
なら、データ出力用の感知増幅器駆動回路57を感知増
幅器駆動線7,8上に分散的に配置することができ、こ
の結果感知増幅器6から感知増幅器駆動回路57までの
感知増幅器駆動線7,8の平均距離を従来の場合の8分
の1から32分の1にすることが可能であり、その分、
配線抵抗を低減させ、感知増幅遅延を最小にすることが
できる。このことは、記憶素子領域上、感知増幅器6上
およびワード線裏打ち領域44を含めてメッシュ状に電
源線12および接地線11の配線を形成したことによっ
て初めて可能となったものである。すなわち、メッシュ
状の電源線12および接地線11から分散配置した複数
の感知増幅器駆動回路57に給電する構成であるので、
複数の感知増幅器駆動回路57に対して動作に十分な電
流を供給することが可能となったのである。
64Mビット相当のDRAMを想定して、回路シミュレ
ータ(SPICE)を使用してシミュレーションを行い
、感知増幅器のNチャネル側電源線VSN(VSS側)
の線幅WALおよびPチャネル側電源線VSP(VDD
側)の線幅WAL×0.2 と感知増幅遅延時間TD
との関係を求めた。その結果を図9に曲線Z2 で示す
。この際、Nチャネル側電源線VSNおよびPチャネル
側電源線VSPの材質は、従来例と同じでアルミニウム
(Al)で、その厚さは0.8 μmとしている。
略4nsであり、従来例に比べて4ns以上短くするこ
とができ、しかもNチャネル側電源線VSNおよびPチ
ャネル側電源線VSPの線幅が細くなってもほとんど変
化しないことが判る。つまり、実施例では、従来例とは
異なり感知増幅遅延時間TD が短い上に、集積度を高
めるためにNチャネル側電源線VSNおよびPチャネル
側電源線VSPの線幅を細くしても、感知増幅遅延時間
TD が長くならず、高集積化と高速化との両立が可能
となるのである。
の実施例との違いは、図2におけるデータ出力用の感知
増幅器駆動回路57をワード線の裏打ちに用いるワード
線裏打ち領域44から取り去り、図3に示すように各感
知増幅器6の形成領域内に感知増幅器駆動回路57とし
て形成したものである。第1の実施例と比べて、ワード
線の裏打ちに用いるワード線裏打ち領域44をより小さ
くできるという効果がある。
。 第3の実施例 この発明の第3の実施例を図4を用いて説明する。第1
の実施例との違いは、メッシュ状に形成された電源線1
2と接地線11との間に、自然に形成される浮遊容量以
外に、電源線電位VDDと接地線電位VSSとを安定化
させるために、感知増幅器6内に安定化コンデンサ71
を形成し、ワード線裏打ちに使用されるワード線裏打ち
領域44内に安定化コンデンサ72を形成した点にある
。その他の構成は第1の実施例と同様である。
成された電源線12および接地線11の電位をより安定
させることができるという利点がある。逆に、同じ安定
度ならば、メッシュ状の電源線12および接地線11の
各配線の太さをより細くすることが可能であり、配線面
積を減少させることができるということになる。さらに
、このように形成された安定化コンデンサ72の容量の
総和はチップ全体では、極めて大きな量になり、これに
よって周辺回路の電源線電位VDDおよび接地線電位V
SSの安定化の効果もあり、半導体記憶装置全体の動作
を安定化することができる。
と裏打ちに用いているワード線裏打ち領域44の両方に
安定化コンデンサ71,72を形成したが、もちろん、
どちらか一方に形成するのみでも効果がある。 第4の実施例 この発明の第4の実施例を図5を用いて説明する。第4
の実施例は、第2の実施例について、第3の実施例と同
様に、安定化コンデンサ71,72を形成したものであ
り、その効果は第3の実施例と同じである。
、データ出力用の感知増幅器駆動回路57の感知増幅器
駆動用MOSトランジスタのうちPチャネル側の駆動用
トランジスタを、図2から図5では、Nチャネル形感知
増幅器駆動用MOSトランジスタ62としたが、もちろ
ん図10(a),(b) の感知増幅器駆動回路57に
示すように、Pチャネル型MOSトランジスタ162を
使用しても効果は変わらない。
、複数の第1の配線群と複数の第2の配線群とをそれら
の交点で等電位のもの同士でスルーホール部によって相
互に接続することにより、第1および第2の配線群をメ
ッシュ状に構成し、かつ感知増幅器を駆動する複数の感
知増幅器駆動回路を各感知増幅器列について分散配置す
るとともに、メッシュ状となって配線抵抗が小さくなっ
た第1および第2の配線群の最寄りの箇所から感知増幅
器駆動回路に電源供給するので、感知増幅器と感知増幅
器駆動回路との配線距離を短くするレイアウトが可能と
なり、このレイアウトにより、感知増幅器の感知増幅遅
延時間を短くすることが可能となり、全体としてアクセ
スタイムを短くすることができる。
配線(第1および第2の配線群)をメッシュ状に構成す
ると、感知増幅器駆動回路の電源配線の幅に感知増幅遅
延時間が依存しなくなり、上記電源配線の幅を狭く設定
することができ、したがって電源配線をアレイ上に設け
ることができ、高集積化が可能となる。さらに、感知増
幅器駆動回路の電源配線をメッシュ状にすると、感知増
幅器の電源配線と周辺回路の電源配線とを分離すること
ができるので、クロストークを抑えることができる。
ッシュ状にすると、電源配線の各々を細くしても全体と
して必要な電源容量を得ることができ、各配線を細くし
ても電源容量的にまったく問題はない。請求項2記載の
半導体記憶装置によれば、感知増幅器駆動回路を記憶素
子領域のワード線の裏打ちをするワード線裏打ち領域と
感知増幅器列とが交差する領域に配置しているため、ト
ータルチップサイズに対するセルアレイ(記憶素子領域
)の比率を高めることができる。
記憶素子領域のワード線の裏打ちをするワード線裏打ち
領域をより小さくでき、集積度を一層高めることが可能
となる。
導体記憶装置の要部構成図であり、(b) は同図(a
) において実線Xで囲んだ領域の拡大図である。
な構成図である。
のより詳細な構成図である。
のより詳細な構成図である。
のより詳細な構成図である。
(VDD側)および負側(VSS側)の電源線の線幅と
感知増幅遅延時間との関係を示す特性図である。
幅器駆動回路57の他の実施例を示す回路図である。
チャネル側感知増幅器駆動線11 接地線 12 電源線 31,32 スルーホール部 35 コラム選択線 41 プリチャージ制御線 42 感知増幅器列選択線 43 感知増幅器活性化線 44 ワード線裏打ち領域 51 感知増幅器制御線プリチャージ回路53
ビット線プリチャージ回路54 増幅用C
MOSフリップフロップ回路55 データ転送回
路 57 感知増幅器駆動回路 58 感知増幅器駆動回路 61 Nチャネル型感知増幅器駆動用MOSトラ
ンジスタ 62 Nチャネル型感知増幅器駆動用MOSトラ
ンジスタ 63 Nチャネル型感知増幅器駆動用MOSトラ
ンジスタ 64 Pチャネル型感知増幅器駆動用MOSトラ
ンジスタ 71 安定化コンデンサ 72 安定化コンデンサ 101 感知増幅器列の配置領域102
記憶素子群の配置領域 103 交差領域
Claims (3)
- 【請求項1】 記憶素子領域および感知増幅器上に第
1の方向に複数の第1の配線群を形成し、前記記憶素子
領域および感知増幅器上に前記第1の方向に交差する第
2の方向に前記第1の配線群と絶縁状態で複数の第2の
配線群を形成し、前記第1の配線群と前記第2の配線群
間を等電位のもの同士でスルーホール部を介して電気的
に接続し、前記感知増幅器を駆動する複数の感知増幅器
駆動回路を各感知増幅器列に対してそれぞれ分散配置し
、前記複数の感知増幅器駆動回路に前記第1および第2
の配線群の最寄りの箇所から電源供給したことを特徴と
する半導体記憶装置。 - 【請求項2】 複数の感知増幅器駆動回路は、記憶素
子領域のワード線の裏打ちをするワード線裏打ち領域と
感知増幅器列とが交差する領域に配置している請求項1
記載の半導体記憶装置。 - 【請求項3】 複数の感知増幅器駆動回路は、感知増
幅器の配置領域内に配置している請求項1記載の半導体
記憶装置。
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Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5867440A (en) * | 1995-06-08 | 1999-02-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor storage device with improved layout of power supply lines |
US5933364A (en) * | 1998-03-23 | 1999-08-03 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device with a metal layer for supplying a predetermined potential to a memory cell section |
US6535415B2 (en) | 1999-02-22 | 2003-03-18 | Hitachi, Ltd. | Semiconductor device |
JP2006313639A (ja) * | 2006-07-31 | 2006-11-16 | Elpida Memory Inc | 半導体集積回路 |
JP2013219082A (ja) * | 2012-04-04 | 2013-10-24 | Sony Corp | 固体撮像装置、電子機器 |
JP2021114779A (ja) * | 2010-09-06 | 2021-08-05 | 株式会社半導体エネルギー研究所 | 半導体装置、情報端末、電子機器 |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3280704B2 (ja) * | 1992-05-29 | 2002-05-13 | 株式会社東芝 | 半導体記憶装置 |
JPH08195083A (ja) * | 1995-01-17 | 1996-07-30 | Toshiba Microelectron Corp | 半導体記憶装置 |
JP3869045B2 (ja) * | 1995-11-09 | 2007-01-17 | 株式会社日立製作所 | 半導体記憶装置 |
US6831317B2 (en) | 1995-11-09 | 2004-12-14 | Hitachi, Ltd. | System with meshed power and signal buses on cell array |
US6828230B2 (en) | 1997-09-12 | 2004-12-07 | Micron Technology, Inc. | Integrated circuit having conductive paths of different heights formed from the same layer structure and method for forming the same |
US5896331A (en) * | 1997-12-23 | 1999-04-20 | Lsi Logic Corporation | Reprogrammable addressing process for embedded DRAM |
US5907511A (en) * | 1997-12-23 | 1999-05-25 | Lsi Logic Corporation | Electrically selectable redundant components for an embedded DRAM |
US6034433A (en) * | 1997-12-23 | 2000-03-07 | Intel Corporation | Interconnect structure for protecting a transistor gate from charge damage |
US5896310A (en) * | 1997-12-24 | 1999-04-20 | Texas Instruments Incorporated | Multiple bank memory with over-the-array conductors programmable for providing either column factor or y-decoder power connectivity |
US6064588A (en) * | 1998-03-30 | 2000-05-16 | Lsi Logic Corporation | Embedded dram with noise-protected differential capacitor memory cells |
US5999440A (en) * | 1998-03-30 | 1999-12-07 | Lsi Logic Corporation | Embedded DRAM with noise-protecting substrate isolation well |
US5973952A (en) * | 1998-03-30 | 1999-10-26 | Lsi Logic Corporation | Embedded DRAM with noise protecting shielding conductor |
US6180998B1 (en) | 1998-03-30 | 2001-01-30 | Lsi Logic Corporation | DRAM with built-in noise protection |
JP4017248B2 (ja) | 1998-04-10 | 2007-12-05 | 株式会社日立製作所 | 半導体装置 |
US6005824A (en) * | 1998-06-30 | 1999-12-21 | Lsi Logic Corporation | Inherently compensated clocking circuit for dynamic random access memory |
JP2000243085A (ja) | 1999-02-22 | 2000-09-08 | Hitachi Ltd | 半導体装置 |
KR20040078664A (ko) * | 2002-01-11 | 2004-09-10 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 리프레시 주기 증가 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62183140A (ja) * | 1986-02-07 | 1987-08-11 | Hitachi Ltd | 半導体集積回路装置 |
JPH01191397A (ja) * | 1988-01-25 | 1989-08-01 | Hitachi Ltd | 半導体メモリ |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4761571A (en) * | 1985-12-19 | 1988-08-02 | Honeywell Inc. | Memory circuit enchancement to stablize the signal lines with additional capacitance |
JP2721909B2 (ja) * | 1989-01-18 | 1998-03-04 | 三菱電機株式会社 | 半導体記憶装置 |
JPH07114259B2 (ja) * | 1989-10-19 | 1995-12-06 | 株式会社東芝 | 半導体記憶装置 |
US5040144A (en) * | 1989-11-28 | 1991-08-13 | Motorola, Inc. | Integrated circuit with improved power supply distribution |
DE69028625T2 (de) * | 1990-06-12 | 1997-01-30 | Fujitsu Ltd | Dynamische Speichereinrichtung mit wahlfreiem Zugriff |
-
1991
- 1991-01-28 JP JP3008713A patent/JP2758504B2/ja not_active Expired - Lifetime
- 1991-06-12 US US07/713,500 patent/US5375095A/en not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62183140A (ja) * | 1986-02-07 | 1987-08-11 | Hitachi Ltd | 半導体集積回路装置 |
JPH01191397A (ja) * | 1988-01-25 | 1989-08-01 | Hitachi Ltd | 半導体メモリ |
Cited By (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5867440A (en) * | 1995-06-08 | 1999-02-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor storage device with improved layout of power supply lines |
US6104630A (en) * | 1995-06-08 | 2000-08-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor storage device having spare and dummy word lines |
US6404661B2 (en) | 1995-06-08 | 2002-06-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor storage device having arrangement for controlling activation of sense amplifiers |
US5933364A (en) * | 1998-03-23 | 1999-08-03 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device with a metal layer for supplying a predetermined potential to a memory cell section |
US7345938B2 (en) | 1999-02-22 | 2008-03-18 | Renesas Technology Corp. | Semiconductor device |
US6535415B2 (en) | 1999-02-22 | 2003-03-18 | Hitachi, Ltd. | Semiconductor device |
US6819613B2 (en) | 1999-02-22 | 2004-11-16 | Renesas Technology Corp. | Semiconductor device |
US6944078B2 (en) | 1999-02-22 | 2005-09-13 | Renesas Technology Corp. | Semiconductor device |
US6717835B2 (en) | 1999-02-22 | 2004-04-06 | Hitachi, Ltd. | Semiconductor device |
US7230867B2 (en) | 1999-02-22 | 2007-06-12 | Renesas Technology Corp. | Semiconductor device |
JP4600835B2 (ja) * | 2006-07-31 | 2010-12-22 | エルピーダメモリ株式会社 | 半導体集積回路 |
JP2006313639A (ja) * | 2006-07-31 | 2006-11-16 | Elpida Memory Inc | 半導体集積回路 |
JP2021114779A (ja) * | 2010-09-06 | 2021-08-05 | 株式会社半導体エネルギー研究所 | 半導体装置、情報端末、電子機器 |
US11239268B2 (en) | 2010-09-06 | 2022-02-01 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device |
US11264415B2 (en) | 2010-09-06 | 2022-03-01 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device |
US11430820B2 (en) | 2010-09-06 | 2022-08-30 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device |
US11728354B2 (en) | 2010-09-06 | 2023-08-15 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device |
JP2013219082A (ja) * | 2012-04-04 | 2013-10-24 | Sony Corp | 固体撮像装置、電子機器 |
US9356057B2 (en) | 2012-04-04 | 2016-05-31 | Sony Corporation | Solid-state imaging apparatus and electronic device |
US9419042B2 (en) | 2012-04-04 | 2016-08-16 | Sony Corporation | Solid-state imaging apparatus and electronic device |
Also Published As
Publication number | Publication date |
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US5375095A (en) | 1994-12-20 |
JP2758504B2 (ja) | 1998-05-28 |
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