JPH04212454A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH04212454A
JPH04212454A JP3008713A JP871391A JPH04212454A JP H04212454 A JPH04212454 A JP H04212454A JP 3008713 A JP3008713 A JP 3008713A JP 871391 A JP871391 A JP 871391A JP H04212454 A JPH04212454 A JP H04212454A
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sense amplifier
line
power supply
wiring
sense
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俊郎 山田
Michihiro Inoue
道弘 井上
Junko Hasegawa
順子 長谷川
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置、主
としてダイナミックランダムアクセスメモリ（以下、Ｄ
ＲＡＭと略す）に関連したものである。
【０００２】
【従来の技術】図６（ａ）　は従来のＤＲＡＭの要部構
成図を示すものである。同図において、１は情報を蓄え
る記憶素子（メモリセル）、２，２′は記憶素子１から
読み出した信号電荷を転送するビット線、３は特定の記
憶素子１を選択するワード線、４は特定のワード線３を
駆動するローデコーダ回路、６はビット線２，２′を通
して送られてきた微小信号を増幅する感知増幅器（セン
スアンプ）、５は指定された感知増幅器６を選択するた
めのコラムデコーダ回路、７は感知増幅器６のＮチャネ
ル側を引き抜き駆動するＮチャネル側感知増幅器駆動線
、８は感知増幅器６のＰチャネル側を引き上げ駆動する
Ｐチャネル側感知増幅器駆動線、９はＮチャネル側感知
増幅器駆動線７を駆動するＮチャネル型感知増幅器駆動
用ＭＯＳトランジスタ、１０はＰチャネル側感知増幅器
駆動線８を駆動するＰチャネル型感知増幅器駆動用ＭＯ
Ｓトランジスタである。１１は接地線、１２は電源線、
ＶＳＳは接地線電位、ＶＤＤは電源線電位である。１３
および１４は感知増幅器６からデータを出力するための
データ線である。１６は主増幅器である。
【０００３】図６（ｂ）　に記憶素子１の具体回路図を
示す。図６（ｂ）において、１Ａは蓄積容量、１ＢはＭ
ＯＳトランジスタである。図７に感知増幅器６の代表的
な内部構成であるＣ−ＭＯＳ型感知増幅器を示す。図７
において、１７，１８はＮチャネル型ＭＯＳトランジス
タ、１９，２０はＰチャネル型ＭＯＳトランジスタ、１
５Ａ，１５Ｂはそれぞれデータ出力用ＭＯＳトランジス
タである。
【０００４】つぎに図６および図７を用いて、従来のＤ
ＲＡＭの動作を説明する。ローデコーダ回路４によって
１本のワード線３が選択される。これによって、このワ
ード線３に接続された記憶素子１のデータが例えばビッ
ト線２に出力される。この結果、ビット線２と２′間に
微小な電位差が発生し、これを感知増幅器６が増幅する
。この増幅されたデータは、図７中のデータ出力用トラ
ンジスタ１５Ａ，１５Ｂを介してデータ線１３，１４を
通り、さらに主増幅器１６によって増幅されチップ外に
出力される。
【０００５】この時の動作波形を図８に示す。この図８
において、期間Ａはプリチャージ期間であり、ビット線
２，２′をすべてある一定電位に充電する。期間Ｂはワ
ード線３が駆動され記憶素子１に蓄えられていた信号電
荷が例えばビット線２に読み出され微小な電位差Ｖがビ
ット線２に読み出された時を示す。期間Ｃは感知増幅器
６によって微小な電位差が増幅され、記憶素子１に再書
き込みされる期間である。期間Ｄはつぎの読み出しサイ
クルに備えて、再び全てのビット線２，２′がある一定
電位に充電されるプリチャージ期間である。
【０００６】図８において、実線Ａ１　およびＡ２　は
ビット線２，２′の電位波形であり、Ｎチャネル側感知
増幅器駆動線７およびＰチャネル側感知増幅器駆動線８
の配線抵抗が無視できる場合を示している。ところが実
際の場合、それらの配線抵抗は無視できず、Ｎチャネル
型感知増幅器駆動用ＭＯＳトランジスタ９およびＰチャ
ネル型感知増幅器駆動用ＭＯＳトランジスタ１０から遠
い位置にある対となっているビット線２，２′の場合、
一点鎖線Ｂ１およびＢ２　で示すような電位波形となる
。なぜなら、例えばＮチャネル側感知増幅器駆動線７は
、感知増幅器６を介して群を構成する多数本のビット線
２，２′の電位を引き抜き、その結果ビット線２，２′
の電位を下げているが、このＮチャネル側感知増幅器駆
動線７が全てのビット線２，２′に共通であるため、Ｎ
チャネル型感知増幅器駆動用ＭＯＳトランジスタ９から
遠い地点ほどＮチャネル側感知増幅器駆動線７の実際の
電位降下は遅く、その結果感知増幅が遅れるわけである
。
【０００７】この感知増幅の遅れは、半導体記憶装置全
体のアクセスタムの低下をもたらすことになる。以下、
これについて説明する。感知増幅器６で増幅された信号
は、データ線１３，１４を通して主増幅器１６に転送さ
れるが（図６参照）、このとき、主増幅器１６はある一
定の電位差以上でないと正しく増幅しないという性質が
あるため、データ線１３，１４に発生する電圧の時間勾
配によってデータが出力される時刻が異なる。
【０００８】例えば、図８に示すように、主増幅器１６
の入力電圧のうち高い方がＶＨ　以上で、かつ低い方が
ＶＬ　以下である時に、正しく増幅するものと仮定する
と、Ｎチャネル型感知増幅器駆動用ＭＯＳトランジスタ
９およびＰチャネル型感知増幅器駆動用ＭＯＳトランジ
スタ１０に近いビット線２，２′の対ではＮチャネル側
感知増幅器駆動線７およびＰチャネル側感知増幅器駆動
線８の配線抵抗の影響が少なく理想的な状態に近いため
、図８の実線Ａ１　，Ａ２　のビット線電位変化波形に
近く、時刻Ｔ１　で既に主増幅器１６が正しく作動でき
ることになる。他方、Ｎチャネル型感知増幅器駆動用Ｍ
ＯＳトランジスタ９およびＰチャネル型感知増幅器駆動
用ＭＯＳトランジスタ１０から遠いビット線２，２′の
対では、先に述べたように、図８の一点鎖線Ｂ１　，Ｂ
２　で示すような電位変化波形となり、時刻Ｔ２　にな
らないと正しく主増幅器１６が作動できないことになる
。
【０００９】半導体記憶装置全体では、アクセスタイム
は最悪値で規定されるため、Ｎチャネル側感知増幅器駆
動線７およびＰチャネル側感知増幅器駆動線８の配線抵
抗のため、半導体記憶装置の全体のアクセスタイムが長
くなる。従来例について、６４Ｍビット相当のＤＲＡＭ
を想定して、回路シミュレータ（ＳＰＩＣＥ）を使用し
てシミュレーションを行い、感知増幅器のＮチャネル側
電源線ＶＳＮ（ＶＳＳ側）の線幅ＷＡＬおよびＰチャネ
ル側電源線ＶＳＰ（ＶＤＤ側）の線幅ＷＡＬ×０．２　
と感知増幅遅延時間ＴＤ　との関係を求めた。その結果
を図９に曲線Ｚ１　で示す。この際、Ｎチャネル側電源
線ＶＳＮおよびＰチャネル側電源線ＶＳＰの材質はアル
ミニウム（Ａｌ）で、その厚さは０．８　μｍとしてい
る。
【００１０】図９を見ると、感知増幅遅延時間ＴＤ　が
８ｎｓ以上と大きく、しかもＮチャネル側電源線ＶＳＮ
およびＰチャネル側電源線ＶＳＰの線幅が細くなると、
急増していることが判る。つまり、従来例では、もとも
と感知増幅遅延時間ＴＤ　が長い上に、集積度を高める
ためにＮチャネル側電源線ＶＳＮおよびＰチャネル側電
源線ＶＳＰの線幅を細くすると、感知増幅遅延時間ＴＤ
　が極端に長くなり、高集積化と高速化との両立がきわ
めてむずかしいものである。
【００１１】
【発明が解決しようとする課題】前記のような従来例の
構成では、感知増幅器のＮチャネル側電源線ＶＳＮおよ
びＰチャネル側電源線ＶＳＰの配線抵抗のため、感知増
幅器の場所によっては大きな感知増幅遅延が発生し、半
導体記憶装置全体のアクセスタイムが長くなるという問
題があった。また、この感知増幅遅延時間は、高集積化
のために感知増幅器のＮチャネル側電源線ＶＳＮおよび
Ｐチャネル側電源線ＶＳＰの線幅を細くすると急増し、
半導体記憶装置の高集積化の障害となっていた。
【００１２】したがって、この発明の目的は、感知増幅
器へ給電する電源配線の配線抵抗に起因する感知増幅遅
延時間を短くしてアクセスタイムを短くするとともに、
高集積化を可能とする半導体記憶装置を提供することで
ある。
【００１３】
【課題を解決するための手段】この発明の半導体記憶装
置は、記憶素子領域および感知増幅器上に第１の方向に
複数の第１の配線群を形成し、前記記憶素子領域および
感知増幅器上に前記第１の方向に交差する第２の方向に
前記第１の配線群と絶縁状態で複数の第２の配線群を形
成し、前記第１の配線群と前記第２の配線群間を等電位
のもの同士でスルーホール部を介して電気的に接続し、
前記感知増幅器を駆動する複数の感知増幅器駆動回路を
各感知増幅器列に対してそれぞれ分散配置し、前記複数
の感知増幅器駆動回路に前記第１および第２の配線群の
最寄りの箇所から電源供給したことを特徴とする。
【００１４】上記複数の感知増幅器駆動回路は、例えば
記憶素子領域のワード線の裏打ちをするワード線裏打ち
領域と感知増幅器列とが交差する領域、もしくは感知増
幅器の配置領域内に配置される。
【００１５】
【作用】請求項１記載の構成によれば、複数の第１の配
線群と複数の第２の配線群とをそれらの交点で等電位の
もの同士でスルーホール部によって相互に接続すること
により、第１および第２の配線群をメッシュ状に構成す
る。また、感知増幅器を駆動する複数の感知増幅器駆動
回路を各感知増幅器列について分散配置するとともに、
メッシュ状となって配線抵抗が小さくなった第１および
第２の配線群の最寄りの箇所から感知増幅器駆動回路に
電源供給する。これによって、感知増幅器と感知増幅器
駆動回路との配線距離を短くするレイアウトが可能とな
り、このレイアウトにより、感知増幅器の感知増幅遅延
時間を短くすることが可能となり、全体としてアクセス
タイムを短くすることができる。
【００１６】また、感知増幅器駆動回路に給電する電源
配線（第１および第２の配線群）をメッシュ状に構成す
ると、感知増幅器駆動回路の電源配線の幅に感知増幅遅
延時間が依存しなくなり、上記電源配線の幅を狭く設定
することができる。したがって、電源配線をアレイ上に
設けることができ、高集積化が可能となる。さらに、感
知増幅器駆動回路の電源配線をメッシュ状にすると、感
知増幅器の電源配線と周辺回路の電源配線とを分離する
ことができる。この結果、クロストークを抑えることが
できる。
【００１７】また、感知増幅器駆動回路の電源配線をメ
ッシュ状にすると、電源配線の各々を細くしても全体と
して必要な電源容量を得ることができ、各配線を細くし
ても電源容量的にまったく問題はない。請求項２記載の
構成によれば、感知増幅器駆動回路を記憶素子領域のワ
ード線の裏打ちをするワード線裏打ち領域と感知増幅器
列とが交差する領域に配置しているため、トータルチッ
プサイズに対するセルアレイ（記憶素子領域）の比率を
高めることができる。
【００１８】請求項３記載の構成によれば、記憶素子領
域のワード線の裏打ちをするワード線裏打ち領域をより
小さくでき、集積度を一層高めることが可能となる。
【００１９】
【実施例】
第１の実施例 図１（ａ）　はこの発明の第１の実施例における半導体
記憶装置の要部概略図であり、図１（ｂ）　は同図（ａ
）　において実線Ｘで囲んだ領域の拡大図である。図１
（ａ）　，（ｂ）　において、４４はワード線裏打ち領
域、１０１は感知増幅器列の配置領域、１０２は記憶素
子（メモリセル）群の配置領域である。１０３はワード
線裏打ち領域４４と感知増幅器列の配置領域１０１とが
交差する交差領域であり、感知増幅器駆動回路の配置領
域である。感知増幅器列の配置領域１０１において、隣
接する２つの交差領域１０３の間には通常感知増幅器が
６４個程度配置される。１１は接地線電位ＶＳＳを供給
する接地線、１２は電源線電位ＶＤＤを供給する電源線
である。３１，３２はそれぞれスルーホール部であり、
これらのスルーホール部３１，３２で第１の方向（図中
では水平方向）の電源配線群と第２の方向（図中では垂
直方向）の電源配線群とが電気的に接続される。スルー
ホール部３１は、第１および第２の方向の接地線１１同
士を相互に接続してメッシュ状とし、スルーホール部３
２は、第１および第２の方向に電源線１２同士を相互に
接続してメッシュ状とする。
【００２０】上記のワード線裏打ち領域４４は、ワード
線の裏打ちに使用されるもので、ポリシリコンによって
形成されたワード線とこのワード線と平行に走っている
アルミ配線とがこの領域で相互に接続されている。この
ワード線裏打ち領域４４を使用することにより、ワード
線の実効的な抵抗値を下げ、ワード線の電位の立ち下が
りを速くしている。
【００２１】この半導体記憶装置の特徴は、記憶素子群
の配置領域１０２上、感知増幅器列の配置領域１０１お
よびワード線裏打ち領域４４を含めて電源配線（電源線
１２および接地線１１）をメッシュ状に形成するととも
に、感知増幅器を駆動する感知増幅器駆動回路を分散配
置し、メッシュ状の電源配線の最寄りの箇所から感知増
幅器駆動回路に給電し、感知増幅器駆動回路と感知増幅
器との配線距離を短くするレイアウトを採用した点であ
り、その点から従来のＤＲＡＭにはなかった種々の効果
が生じるのである。
【００２２】つぎにそれらの効果に重点おいて説明する
が、図１では、図が複雑になりすぎるため全ての配線お
よび回路を記入していない。そこで、図２を用いて、配
置領域１０１の感知増幅器列を構成する感知増幅器６の
内部構成とそれらの配線およびワード線裏打ち領域４４
についてつぎに述べる。まず図１と図２の関係について
説明する。図２中、６は感知増幅器を示している。図１
では領域１０１に感知増幅器６が多数個、図中の上下方
向に列をなして並んでおり、その間にワード線裏打ちに
使用されているワード線裏打ち領域４４がある。図２は
図１中の多数の感知増幅器のうちの１個の感知増幅器６
と裏打ちに使用されているワード線裏打ち領域４４とを
縦方向に拡大表示したものである。
【００２３】また、図２において、４１はプリチャージ
制御線、４２は感知増幅器列選択線、４３は感知増幅器
活性化線である。５１は感知増幅器制御線プリチャージ
回路、５３はビット線プリチャージ回路、５４は増幅用
ＣＭＯＳフリップフロップ回路、５５はデータ転送回路
、５７はデータ出力用の感知増幅器駆動回路、５８はデ
ータ再書き込み用の感知増幅器駆動回路である。、６１
，６２はＮチャネル型感知増幅器駆動用ＭＯＳトランジ
スタ、６３はＮチャネル型感知増幅器駆動用ＭＯＳトラ
ンジスタ、６４はＰチャネル型感知増幅器駆動用ＭＯＳ
トランジスタである。
【００２４】上記データ出力用の感知増幅器駆動回路５
７は、感知増幅器６の列について、複数個分散配置され
ていて、メッシュ状に接続された電源線１２および接地
線１１の最寄りの箇所から給電される。この実施例の構
成および動作を、記憶素子１からのデータの読み出しを
例にとって説明する。
【００２５】まず、記憶素子１に蓄えられた信号電荷を
読み出す場合、ビット線２，２′をプリチャージ電圧Ｖ
ＰＲに充電する必要がある。そのため、シェアドスイッ
チゲート制御線２１，２２をハイレベルにし、右側の記
憶素子領域と左側の記憶素子領域を中央の感知増幅器６
に接続する。つぎに、プリチャージ制御線４１をハイレ
ベルにし、ビット線プリチャージ回路５３により感知増
幅器６内およびその左右の記憶素子領域内のビット線２
，２′をプリチャージ電圧ＶＰＲまで充電する。同時に
、感知増幅器６の列の上端に設けられた感知増幅器駆動
線プリチャージ回路５１によりＮチャネル側感知増幅器
駆動線７およびＰチャネル側感知増幅器駆動線８を同様
にプリチャージ電圧ＶＰＲまで充電する。
【００２６】つぎに、読み出さない記憶素子領域側のシ
ェアドスイッチ制御線、例えば２２をローレベルにし、
左側の記憶素子領域のみを感知増幅器６に接続した状態
を作る。つぎに、ローデコーダ回路４により１本のワー
ド線３が選択され、そのワード線３の電位がハイレベル
に立ち上がる。これによって、記憶素子１の信号電荷が
ビット線２′に現れ、ビット線２とビット線２′間に微
小な電位差が発生する。この微小な電位差を感知増幅器
６で増幅する。これは、感知増幅器活性化線４３をロー
レベルにすることで始まる。これによって、裏打ちに使
用されているワード線裏打ち領域４４と感知増幅器６の
列との交点の領域に配置されたデータ出力用の感知増幅
器駆動回路５７中のＮチャネル型感知増幅器駆動用ＭＯ
Ｓトランジスタ６１，６２が導通状態となり、Ｎチャネ
ル側感知増幅器駆動線７の電位を接地線電位ＶＳＳに近
づけ、Ｐチャネル側感知増幅器駆動線８の電位を電源線
電位ＶＤＤに近づけるように動作する。これによって、
ラッチとなる感知増幅器６中の増幅用ＣＭＯＳフリップ
フロップ回路５４が動作し、微小な電位差を増幅する。
【００２７】つぎに、感知増幅器列選択線４２がハイレ
ベルになり、つづいてコラム選択線３５がハイレベルに
なり、感知増幅器６内の信号データが転送回路５５を介
してデータ線１３，１４に出力される。これをさらに増
幅して半導体記憶装置外に出力する。他方、これらのデ
ータ出力動作と並行して、記憶素子１への再書き込み動
作がなされる。これには、感知増幅器６の列の下端に配
置したデータ再書き込み用の感知増幅器駆動回路５８が
寄与する。感知増幅器活性化線４３をローレベルにする
ことにより、感知増幅器駆動回路５８中のＮチャネル型
感知増幅器駆動用ＭＯＳトランジスタ６３とＰチャネル
型感知増幅器駆動用ＭＯＳトランジスタ６４とが導通し
、Ｎチャネル側感知増幅器駆動線７の電位を接地線電位
ＶＳＳに一層近づけ、Ｐチャネル側感知増幅器駆動線８
の電位を電源線電位ＶＤＤに一層近づける働きをする。
【００２８】これによって、感知増幅器６の増幅動作を
完全にし、記憶素子１への再書き込みを確実にする。特
に、この第１の実施例では、感知増幅器駆動回路５７中
のＰチャネル側感知増幅器駆動用トランジスタにＮチャ
ネル型感知増幅器駆動用ＭＯＳトランジスタ６２を使用
しているため、これだけではＰチャネル側感知増幅器駆
動線８の電位は電源線電位ＶＤＤまで上がらず、電源線
電位ＶＤＤからＮチャネル型感知増幅器駆動用ＭＯＳト
ランジスタ６２のスレッシュホールド電圧だけ下がった
ところまでしか上がらないため、再書き込みを完全に行
うことができない。この第１の実施例においては、感知
増幅器駆動回路５７中ではＮチャネル型の駆動用トラン
ジスタのみを用いているのは、Ｐチャネル型の駆動用ト
ランジスタを用いる場合、感知増幅器駆動回路５８中の
回路構成のように反転回路をさらに２個必要とし、裏打
ちに使用しているワード線裏打ち領域４４の幅中に納め
るとするとより厳しいデザインツールを必要とし、歩留
りの低下を招くためであるのと、Ｎチャネル型ＭＯＳト
ランジスタの方が一般に、Ｐチャネル型ＭＯＳトランジ
スタに比べて電流駆動能力が大きく、省スペースに適し
ているためである。また、以上の説明から分かるように
、感知増幅器駆動回路５７は、主として信号を感知増幅
器６外に出力するのに必要な程度に増幅するために設け
てあり、この目的としてはＮ型駆動トランジスタで十分
であるからである。他方、感知増幅器６の列の下端に配
置した感知増幅器駆動回路５８は、主として記憶素子１
への信号の再書き込みが目的である。
【００２９】以上の構成によれば、つぎのような効果が
ある。まず、感知増幅器駆動線７，８の配線抵抗に起因
する感知増幅器遅延を最小限にすることができる。なぜ
なら、データ出力用の感知増幅器駆動回路５７を感知増
幅器駆動線７，８上に分散的に配置することができ、こ
の結果感知増幅器６から感知増幅器駆動回路５７までの
感知増幅器駆動線７，８の平均距離を従来の場合の８分
の１から３２分の１にすることが可能であり、その分、
配線抵抗を低減させ、感知増幅遅延を最小にすることが
できる。このことは、記憶素子領域上、感知増幅器６上
およびワード線裏打ち領域４４を含めてメッシュ状に電
源線１２および接地線１１の配線を形成したことによっ
て初めて可能となったものである。すなわち、メッシュ
状の電源線１２および接地線１１から分散配置した複数
の感知増幅器駆動回路５７に給電する構成であるので、
複数の感知増幅器駆動回路５７に対して動作に十分な電
流を供給することが可能となったのである。
【００３０】この実施例についても、従来例と同様に、
６４Ｍビット相当のＤＲＡＭを想定して、回路シミュレ
ータ（ＳＰＩＣＥ）を使用してシミュレーションを行い
、感知増幅器のＮチャネル側電源線ＶＳＮ（ＶＳＳ側）
の線幅ＷＡＬおよびＰチャネル側電源線ＶＳＰ（ＶＤＤ
側）の線幅ＷＡＬ×０．２　と感知増幅遅延時間ＴＤ　
との関係を求めた。その結果を図９に曲線Ｚ２　で示す
。この際、Ｎチャネル側電源線ＶＳＮおよびＰチャネル
側電源線ＶＳＰの材質は、従来例と同じでアルミニウム
（Ａｌ）で、その厚さは０．８　μｍとしている。
【００３１】図９を見ると、感知増幅遅延時間ＴＤ　が
略４ｎｓであり、従来例に比べて４ｎｓ以上短くするこ
とができ、しかもＮチャネル側電源線ＶＳＮおよびＰチ
ャネル側電源線ＶＳＰの線幅が細くなってもほとんど変
化しないことが判る。つまり、実施例では、従来例とは
異なり感知増幅遅延時間ＴＤ　が短い上に、集積度を高
めるためにＮチャネル側電源線ＶＳＮおよびＰチャネル
側電源線ＶＳＰの線幅を細くしても、感知増幅遅延時間
ＴＤ　が長くならず、高集積化と高速化との両立が可能
となるのである。
【００３２】 第２の実施例 この発明の第２の実施例を図３を用いて説明する。第１
の実施例との違いは、図２におけるデータ出力用の感知
増幅器駆動回路５７をワード線の裏打ちに用いるワード
線裏打ち領域４４から取り去り、図３に示すように各感
知増幅器６の形成領域内に感知増幅器駆動回路５７とし
て形成したものである。第１の実施例と比べて、ワード
線の裏打ちに用いるワード線裏打ち領域４４をより小さ
くできるという効果がある。
【００３３】その他の構成は第１の実施例と同様である
。 第３の実施例 この発明の第３の実施例を図４を用いて説明する。第１
の実施例との違いは、メッシュ状に形成された電源線１
２と接地線１１との間に、自然に形成される浮遊容量以
外に、電源線電位ＶＤＤと接地線電位ＶＳＳとを安定化
させるために、感知増幅器６内に安定化コンデンサ７１
を形成し、ワード線裏打ちに使用されるワード線裏打ち
領域４４内に安定化コンデンサ７２を形成した点にある
。その他の構成は第１の実施例と同様である。
【００３４】このような構成によれば、メッシュ状に形
成された電源線１２および接地線１１の電位をより安定
させることができるという利点がある。逆に、同じ安定
度ならば、メッシュ状の電源線１２および接地線１１の
各配線の太さをより細くすることが可能であり、配線面
積を減少させることができるということになる。さらに
、このように形成された安定化コンデンサ７２の容量の
総和はチップ全体では、極めて大きな量になり、これに
よって周辺回路の電源線電位ＶＤＤおよび接地線電位Ｖ
ＳＳの安定化の効果もあり、半導体記憶装置全体の動作
を安定化することができる。
【００３５】以上の第３の実施例では、感知増幅器６内
と裏打ちに用いているワード線裏打ち領域４４の両方に
安定化コンデンサ７１，７２を形成したが、もちろん、
どちらか一方に形成するのみでも効果がある。 第４の実施例 この発明の第４の実施例を図５を用いて説明する。第４
の実施例は、第２の実施例について、第３の実施例と同
様に、安定化コンデンサ７１，７２を形成したものであ
り、その効果は第３の実施例と同じである。
【００３６】なお、第１の実施例から第４の実施例まで
、データ出力用の感知増幅器駆動回路５７の感知増幅器
駆動用ＭＯＳトランジスタのうちＰチャネル側の駆動用
トランジスタを、図２から図５では、Ｎチャネル形感知
増幅器駆動用ＭＯＳトランジスタ６２としたが、もちろ
ん図１０（ａ），（ｂ）　の感知増幅器駆動回路５７に
示すように、Ｐチャネル型ＭＯＳトランジスタ１６２を
使用しても効果は変わらない。
【００３７】
【発明の効果】請求項１記載の半導体記憶装置によれば
、複数の第１の配線群と複数の第２の配線群とをそれら
の交点で等電位のもの同士でスルーホール部によって相
互に接続することにより、第１および第２の配線群をメ
ッシュ状に構成し、かつ感知増幅器を駆動する複数の感
知増幅器駆動回路を各感知増幅器列について分散配置す
るとともに、メッシュ状となって配線抵抗が小さくなっ
た第１および第２の配線群の最寄りの箇所から感知増幅
器駆動回路に電源供給するので、感知増幅器と感知増幅
器駆動回路との配線距離を短くするレイアウトが可能と
なり、このレイアウトにより、感知増幅器の感知増幅遅
延時間を短くすることが可能となり、全体としてアクセ
スタイムを短くすることができる。
【００３８】また、感知増幅器駆動回路に給電する電源
配線（第１および第２の配線群）をメッシュ状に構成す
ると、感知増幅器駆動回路の電源配線の幅に感知増幅遅
延時間が依存しなくなり、上記電源配線の幅を狭く設定
することができ、したがって電源配線をアレイ上に設け
ることができ、高集積化が可能となる。さらに、感知増
幅器駆動回路の電源配線をメッシュ状にすると、感知増
幅器の電源配線と周辺回路の電源配線とを分離すること
ができるので、クロストークを抑えることができる。
【００３９】また、感知増幅器駆動回路の電源配線をメ
ッシュ状にすると、電源配線の各々を細くしても全体と
して必要な電源容量を得ることができ、各配線を細くし
ても電源容量的にまったく問題はない。請求項２記載の
半導体記憶装置によれば、感知増幅器駆動回路を記憶素
子領域のワード線の裏打ちをするワード線裏打ち領域と
感知増幅器列とが交差する領域に配置しているため、ト
ータルチップサイズに対するセルアレイ（記憶素子領域
）の比率を高めることができる。
【００４０】請求項３記載の半導体記憶装置によれば、
記憶素子領域のワード線の裏打ちをするワード線裏打ち
領域をより小さくでき、集積度を一層高めることが可能
となる。
【図面の簡単な説明】
【図１】（ａ）　はこの発明の第１の実施例における半
導体記憶装置の要部構成図であり、（ｂ）　は同図（ａ
）　において実線Ｘで囲んだ領域の拡大図である。
【図２】第１の実施例における感知増幅器等のより詳細
な構成図である。
【図３】この発明の第２の実施例における感知増幅器等
のより詳細な構成図である。
【図４】この発明の第３の実施例における感知増幅器等
のより詳細な構成図である。
【図５】この発明の第４の実施例における感知増幅器等
のより詳細な構成図である。
【図６】従来の半導体記憶装置の要部構成図である。
【図７】従来の感知増幅器の構成図である。
【図８】従来の感知増幅器の動作波形図である。
【図９】実施例および従来例における感知増幅器の正側
（ＶＤＤ側）および負側（ＶＳＳ側）の電源線の線幅と
感知増幅遅延時間との関係を示す特性図である。
【図１０】（ａ）　，（ｂ）　は図２から図５の感知増
幅器駆動回路５７の他の実施例を示す回路図である。
【符号の説明】
１　　　　記憶素子 ２，２′　　　　ビット線 ３　　　　ワード線 ４　　　　ローデコーダ回路 ５　　　　コラムデコーダ回路 ６　　　　感知増幅器 ７　　　　Ｎチャネル側感知増幅器駆動線８　　　　Ｐ
チャネル側感知増幅器駆動線１１　　　　接地線 １２　　　　電源線 ３１，３２　　　　スルーホール部 ３５　　　　コラム選択線 ４１　　　　プリチャージ制御線 ４２　　　　感知増幅器列選択線 ４３　　　　感知増幅器活性化線 ４４　　　　ワード線裏打ち領域 ５１　　　　感知増幅器制御線プリチャージ回路５３　
　　　ビット線プリチャージ回路５４　　　　増幅用Ｃ
ＭＯＳフリップフロップ回路５５　　　　データ転送回
路 ５７　　　　感知増幅器駆動回路 ５８　　　　感知増幅器駆動回路 ６１　　　　Ｎチャネル型感知増幅器駆動用ＭＯＳトラ
ンジスタ ６２　　　　Ｎチャネル型感知増幅器駆動用ＭＯＳトラ
ンジスタ ６３　　　　Ｎチャネル型感知増幅器駆動用ＭＯＳトラ
ンジスタ ６４　　　　Ｐチャネル型感知増幅器駆動用ＭＯＳトラ
ンジスタ ７１　　　　安定化コンデンサ ７２　　　　安定化コンデンサ １０１　　　　感知増幅器列の配置領域１０２　　　　
記憶素子群の配置領域 １０３　　　　交差領域

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】　　記憶素子領域および感知増幅器上に第
    １の方向に複数の第１の配線群を形成し、前記記憶素子
    領域および感知増幅器上に前記第１の方向に交差する第
    ２の方向に前記第１の配線群と絶縁状態で複数の第２の
    配線群を形成し、前記第１の配線群と前記第２の配線群
    間を等電位のもの同士でスルーホール部を介して電気的
    に接続し、前記感知増幅器を駆動する複数の感知増幅器
    駆動回路を各感知増幅器列に対してそれぞれ分散配置し
    、前記複数の感知増幅器駆動回路に前記第１および第２
    の配線群の最寄りの箇所から電源供給したことを特徴と
    する半導体記憶装置。
  2. 【請求項２】　　複数の感知増幅器駆動回路は、記憶素
    子領域のワード線の裏打ちをするワード線裏打ち領域と
    感知増幅器列とが交差する領域に配置している請求項１
    記載の半導体記憶装置。
  3. 【請求項３】　　複数の感知増幅器駆動回路は、感知増
    幅器の配置領域内に配置している請求項１記載の半導体
    記憶装置。
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