JP2009049735A - Pll発振回路 - Google Patents
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Abstract
【解決手段】入力信号INと帰還信号FBaの周波数の差に応じた電流を共通のノードNcに出力する周波数比較器10aと、入力信号INと帰還信号FBbの周波数の差に応じた電流を共通のノードNcに出力する周波数比較器10bと、このノードNcに出力される信号の高周波成分を除去して制御電圧VCを生成するループフィルタ20と、制御電圧VCに応じた周波数foの出力信号OUTを生成するVCO30と、出力信号OUTの周波数をそれぞれ1/Mと1/Nに分周して帰還信号FBa,FBbを出力する分周器40a,40bを設ける。
【選択図】図1
Description
このPLL発振回路は、分周器(DIV)1,5、位相比較器2、ループフィルタ3、及び電圧制御発振器(Voltage Controlled Oscillator、以下、「VCO」という)4で構成されている。分周器1は、入力信号INの周波数fiを1/Nに分周するもので、分周器5は、出力信号OUTの周波数foを1/Mに分周するものである。位相比較器2は、分周器1,5の出力信号の位相を比較するもので、この位相比較器2による比較結果がループフィルタ3に与えられている。ループフィルタ3は、位相比較器2の出力信号に含まれる高周波成分を除去するローパスフィルタで、このループフィルタ3からVCO4に対する制御電圧が出力されている。VCO4は、制御電圧に応じた周波数の信号を発振するもので、このVCO4から周波数foの出力信号OUTが出力されるようになっている。
fo=(M/N)×fi
このPLL発振回路は、周波数比較器10a,10b、ループフィルタ20、VCO30、及び分周器40a,40bで構成されている。
周波数比較器10a,10bのノードNa,Nbは、ループフィルタ20の差動増幅器21の反転入力端子に接続され、この差動増幅器21の非反転入力端子には電位VDD/2が与えられている。ループフィルタ20では、帰還作用によって差動増幅器21の反転入力端子と非反転入力端子の電位が等しくなるように動作するので、これらのノードNa,Nbの電位もVDD/2となる。
I11a=Ka×fi
I12a=Ka×fo/M
I11b=Kb×fi
I12b=Kb×fo/N
Ka×fi−Ka×fo/M+Kb×fi−Kb×fo/N=0
fo={(Ka+Kb)/(Ka/M+Kb/N)}×fi
fo={2MN/(M+N)}fi
Tfx2=Tfx1+(1/fx)
Tfy2=Tfy1+(1/fy)
上の2式より、次式が得られる。
(Tfx2−Tfy2)−(Tfx1−Tfy1)=1/fx−1/fy
Ka×fi−Ka×fo/M+C=0
fo=M×fi−M×C/Ka
Ka×fi1−Ka×fo/M+Kb×fi2−Kb×fo/M=0
fo=M×(Ka×fi1+Kb×fi2)/(Ka+Kb)
fo=M(fi1+fi2)/2
Σ(fij−fo/Mj)×Kj=0
但し、Σは、括弧内の式を1からnまでのjについて加算したものである。
fo=Σ(fij×Kj)/Σ(Kj/Mj)
(1) 実施例3〜5における周波数比較器10は、実施例1と同様のSCを使用したものであるが、実施例2と同様のエッジを検出する方式の周波数比較器50を用いることもできる。
(2) ループフィルタ20,20Aの構成は、例示したものに限定されない。
(3) 周波数比較器50の構成は、実施例2に限定するものではない。例えば、FF51〜54によって入力信号INや帰還信号FBの立ち下がりの変化タイミングに基づいて信号UP,DNを生成するようにしても良い。また、論理ゲート55〜60による論理回路の構成も、例示したものに限定されない。
(4) 実施例2の周波数比較器50に対するリセット信号RSTは、入力信号INを分周して生成しているが、リセット信号の生成方法はこれに限定するものではない。また、リセット周期は、帰還信号FBの周波数に応じて設定する必要がある。即ち、確実に動作させるためには、2つの帰還信号FBa,FBbの内の低い方の周波数の周期の1.5倍以上の周期となるようなリセット信号とする必要がある。一方、リセット周期が長すぎると、出力信号OUTの安定度が悪くなるおそれが有る。従って、リセット信号RSTの周期は、入力信号、出力信号、帰還信号の周波数に応じて適切に設定する必要がある。
11,12 SC(スイッチド・キャパシタ)
20 ループフィルタ
30 VCO(電圧制御発振器)
40 分周器
51〜54 FF(フリップフロップ)
55〜58 AND(論理積ゲート)
59,60 OR(論理和ゲート)
61,62 スイッチ
63,64,70 電流源
Claims (7)
- 入力信号と帰還信号の周波数の差に応じた電流を共通ノードに出力する複数の周波数比較器と、
前記共通ノードに出力される信号の高周波成分を除去して制御電圧を生成するループフィルタと、
前記制御電圧に応じた周波数の出力信号を生成する電圧制御発振器と、
前記出力信号の周波数を分周して前記帰還信号を出力する分周器とを、
備えたことを特徴とするPLL発振回路。 - 前記分周器は、前記出力信号の周波数を分周して異なるN(但し、Nは2以上の整数)種類の帰還信号を出力するように構成し、
前記複数の周波数比較器は、前記N種類の帰還信号に対応して設けられ、それぞれ対応する帰還信号と共通の前記入力信号の周波数の差に応じた電流を前記共通ノードに出力するように構成したことを特徴とする請求項1記載のPLL発振回路。 - 前記複数の周波数比較器は、N(但し、Nは2以上の整数)種類の入力信号に対応して設けられ、それぞれ対応する入力信号と共通の前記帰還信号の周波数の差に応じた電流を前記共通ノードに出力するように構成したことを特徴とする請求項1記載のPLL発振回路。
- 前記分周器は、前記出力信号の周波数を分周して異なるN(但し、Nは2以上の整数)種類の帰還信号を出力するように構成し、
前記複数の周波数比較器は、N種類の入力信号に対応して設けられ、それぞれ対応する帰還信号と入力信号の周波数の差に応じた電流を前記共通ノードに出力するように構成したことを特徴とする請求項1記載のPLL発振回路。 - 入力信号と帰還信号の周波数の差に応じた電流を共通ノードに出力する周波数比較器と、
前記共通ノードに一定の電流を出力する電流源と、
前記共通ノードに出力される信号の高周波成分を除去して制御電圧を生成するループフィルタと、
前記制御電圧に応じた周波数の出力信号を生成する電圧制御発振器と、
前記出力信号の周波数を分周して前記帰還信号を出力する分周器とを、
備えたことを特徴とするPLL発振回路。 - 前記周波数比較器は、
第1電位と第1ノードの間に接続されて前記入力信号によってオン・オフされる第1のスイッチ、第2ノードと前記第1ノードの間に接続されて前記入力信号によって前記第1のスイッチとは相補的にオン・オフされる第2のスイッチ、及び前記第1ノードと第2電位の間に接続された第1のキャパシタからなる第1のスイッチド・キャパシタと、
第2電位と第3ノードの間に接続されて前記帰還信号によってオン・オフされる第3のスイッチ、前記第3ノードと前記第2ノードの間に接続されて前記帰還信号によって前記第3のスイッチとは相補的にオン・オフされる第4のスイッチ、及び前記第3ノードと第2電位の間に接続された第2のキャパシタからなる第2のスイッチド・キャパシタとを有し、
前記第2ノードから前記共通ノードに前記入力信号と帰還信号の周波数の差に応じた電流を出力するように構成したことを特徴とする請求項1乃至5のいずれか1項に記載のPLL発振回路。 - 前記周波数比較器は、
前記入力信号の立ち上がりまたは立ち下がりの変化タイミングで動作する第1及び第2のフリップフロップからなる第1のシフトレジスタと、
前記帰還信号の立ち上がりまたは立ち下がりの変化タイミングで動作する第3及び第4のフリップフロップからなる第2のシフトレジスタと、
前記第1〜第4のフリップフロップの出力信号に従い、一定周期毎に前記入力信号の1回目の変化タイミングから前記帰還信号の1回目の変化タイミングまでの間、第1の制御信号を出力し、該入力信号の2回目の変化タイミングから該帰還信号の2回目の変化タイミングまでの間、第2の制御信号を出力する論理回路と、
第1の電流源と内部ノードの間の接続を前記第1の制御信号に従ってオン・オフする第1のスイッチと、
第2の電流源と前記内部ノードの間の接続を前記第2の制御信号に従ってオン・オフする第2のスイッチとを有し、
前記内部ノードから前記共通ノードに前記入力信号と帰還信号の周波数の差に応じた電流を出力するように構成したことを特徴とする請求項1乃至5のいずれか1項に記載のPLL発振回路。
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