JP2748420B2 - バイポーラトランジスタ及びその製造方法 - Google Patents
バイポーラトランジスタ及びその製造方法Info
- Publication number
- JP2748420B2 JP2748420B2 JP63201360A JP20136088A JP2748420B2 JP 2748420 B2 JP2748420 B2 JP 2748420B2 JP 63201360 A JP63201360 A JP 63201360A JP 20136088 A JP20136088 A JP 20136088A JP 2748420 B2 JP2748420 B2 JP 2748420B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- base
- diffusion
- bipolar transistor
- intrinsic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 239000012535 impurity Substances 0.000 claims description 65
- 238000009792 diffusion process Methods 0.000 claims description 54
- 238000000605 extraction Methods 0.000 claims description 22
- 230000001629 suppression Effects 0.000 claims description 18
- 239000000758 substrate Substances 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 10
- 239000004065 semiconductor Substances 0.000 claims description 8
- 239000010410 layer Substances 0.000 description 60
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 27
- 229920005591 polysilicon Polymers 0.000 description 27
- 230000000694 effects Effects 0.000 description 15
- 238000009826 distribution Methods 0.000 description 11
- 238000005468 ion implantation Methods 0.000 description 10
- 238000002347 injection Methods 0.000 description 8
- 239000007924 injection Substances 0.000 description 8
- 238000000137 annealing Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 230000002411 adverse Effects 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000003892 spreading Methods 0.000 description 2
- 230000007480 spreading Effects 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000005465 channeling Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0804—Emitter regions of bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0821—Collector regions of bipolar transistors
- H01L29/0826—Pedestal collectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1004—Base region of bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/157—Special diffusion and profiles
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は第１導電型のコレクタ領域に第２導電型のベ
ース領域が形成され、そのベース領域内に第１導電型の
エミッタ領域が形成されるバイポーラトランジスタ及び
その製造方法に関し、特にそのベース領域がベース取り
出し領域，ベース接続領域，真性ベース領域からなるバ
イポーラトランジスタ及びその製造方法に関する。
ース領域が形成され、そのベース領域内に第１導電型の
エミッタ領域が形成されるバイポーラトランジスタ及び
その製造方法に関し、特にそのベース領域がベース取り
出し領域，ベース接続領域，真性ベース領域からなるバ
イポーラトランジスタ及びその製造方法に関する。
本発明はバイポーラトランジスタ及びその製造方法に
おいて、ベース領域をベース取り出し領域，ベース接続
領域，真性ベース領域からなる構成とし、少なくとも真
性ベース領域の下部に拡散抑制領域を形成すると共に、
ベース接続領域の接合深さを真性ベース領域の接合深さ
よりも浅くすることにより、素子の高性能化を実現し、
或いは容易に製造すること等を実現するものである。
おいて、ベース領域をベース取り出し領域，ベース接続
領域，真性ベース領域からなる構成とし、少なくとも真
性ベース領域の下部に拡散抑制領域を形成すると共に、
ベース接続領域の接合深さを真性ベース領域の接合深さ
よりも浅くすることにより、素子の高性能化を実現し、
或いは容易に製造すること等を実現するものである。
高速，高性能のバイポーラトランジスタを得るために
は、ベース幅WBを狭くする必要が有り、また、ベース抵
抗Ｒbb′を小さくすることが重要となる。
は、ベース幅WBを狭くする必要が有り、また、ベース抵
抗Ｒbb′を小さくすることが重要となる。
このような高性能化を実現するための製造方法とし
て、本出願人は、活性領域を形成する真性ベース領域
と、ベース取り出し電極からの不純物拡散により形成さ
れるグラフトベース領域（ベース取り出し領域）の間
に、接続用のベース接続領域を形成する技術を提案して
おり、このような技術は、例えば、特願昭62−184898
号，特願昭62−188025号，特願昭62−188026号の各明細
書及び図面にその記載がある。
て、本出願人は、活性領域を形成する真性ベース領域
と、ベース取り出し電極からの不純物拡散により形成さ
れるグラフトベース領域（ベース取り出し領域）の間
に、接続用のベース接続領域を形成する技術を提案して
おり、このような技術は、例えば、特願昭62−184898
号，特願昭62−188025号，特願昭62−188026号の各明細
書及び図面にその記載がある。
ところが、真性ベース領域とグラフトベース領域の間
を同じ導電型のベース接続領域で接続する技術において
は、接続用の不純物拡散領域をイオン注入で形成する場
合に、ダメージが生ずる。そのイオン注入のダメージに
よって、活性領域に増速拡散が生じ、或いはチャネリン
グテールによる悪影響も生ずる。例えば、その後の熱処
理によっては、ベースの接合深さが深くなってしまうと
行った問題も生ずることになる。また、上記特願昭62−
184898号明細書及び図面に記載したように、ベース取り
出し電極の側部にサイドウォールを設け、そのサイドウ
ォールを利用して基体部分を除去し、微細なベース，エ
ミッタ領域を形成する製法も存在する。しかし、その場
合にはエミッタ，ベースのサイドインジェクション効果
が問題となり、高速動作が妨げられることになる。
を同じ導電型のベース接続領域で接続する技術において
は、接続用の不純物拡散領域をイオン注入で形成する場
合に、ダメージが生ずる。そのイオン注入のダメージに
よって、活性領域に増速拡散が生じ、或いはチャネリン
グテールによる悪影響も生ずる。例えば、その後の熱処
理によっては、ベースの接合深さが深くなってしまうと
行った問題も生ずることになる。また、上記特願昭62−
184898号明細書及び図面に記載したように、ベース取り
出し電極の側部にサイドウォールを設け、そのサイドウ
ォールを利用して基体部分を除去し、微細なベース，エ
ミッタ領域を形成する製法も存在する。しかし、その場
合にはエミッタ，ベースのサイドインジェクション効果
が問題となり、高速動作が妨げられることになる。
そこで、本件出願人は、これらの問題を解決する技術
として、先に、特願層63−33686号明細書及び図面に真
性ベース領域の下部にベース領域と反対導電型の拡散抑
制領域を設ける技術を提案している。
として、先に、特願層63−33686号明細書及び図面に真
性ベース領域の下部にベース領域と反対導電型の拡散抑
制領域を設ける技術を提案している。
しかしながら、さらにバイポーラトランジスタの高性
能化を図るためには、寄生ベース領域によるサイドイン
ジェクション効果をより十分に抑えることが要求され
る。
能化を図るためには、寄生ベース領域によるサイドイン
ジェクション効果をより十分に抑えることが要求され
る。
そこで、本発明は、上述の各技術を改良して、さらに
高性能なバイポーラトランジスタを提供すると共にその
製造方法を提供することを目的とする。
高性能なバイポーラトランジスタを提供すると共にその
製造方法を提供することを目的とする。
〔課題を解決するための手段〕 上述の目的を達成するために、本発明のバイポーラト
ランジスタは、第１導電型のコレクタ領域内に形成され
た第２導電型のベース領域と、そのベース領域内に形成
された第１導電型のエミッタ領域からなる構成を前提と
する。ここで、シリコン基板等の半導体基板を用いる場
合では、その表面に臨んでベース領域やエミッタ領域を
形成することができる。コレクタ領域はエピタキシャル
層を用いるものであっても良い。そして、本発明のバイ
ポーラトランジスタのベース領域は、ベース取り出し領
域，真性ベース領域を有し、さらに上記ベース取り出し
領域と真性ベース領域間を接続し且つその真性ベース領
域よりも拡散深さの浅いベース接続領域とからなる。上
記ベース取り出し領域はベース取り出し電極からの不純
物拡散により形成された不純物拡散領域であっても良
い。さらに本発明のバイポーラトランジスタでは、上記
真性ベース領域内にはエミッタ領域が形成され、少なく
ともその真性ベース領域下には第１導電型の拡散抑制領
域が形成される。この拡散抑制領域は上記ベース接続領
域の下部に及ぶような構造であっても良い。
ランジスタは、第１導電型のコレクタ領域内に形成され
た第２導電型のベース領域と、そのベース領域内に形成
された第１導電型のエミッタ領域からなる構成を前提と
する。ここで、シリコン基板等の半導体基板を用いる場
合では、その表面に臨んでベース領域やエミッタ領域を
形成することができる。コレクタ領域はエピタキシャル
層を用いるものであっても良い。そして、本発明のバイ
ポーラトランジスタのベース領域は、ベース取り出し領
域，真性ベース領域を有し、さらに上記ベース取り出し
領域と真性ベース領域間を接続し且つその真性ベース領
域よりも拡散深さの浅いベース接続領域とからなる。上
記ベース取り出し領域はベース取り出し電極からの不純
物拡散により形成された不純物拡散領域であっても良
い。さらに本発明のバイポーラトランジスタでは、上記
真性ベース領域内にはエミッタ領域が形成され、少なく
ともその真性ベース領域下には第１導電型の拡散抑制領
域が形成される。この拡散抑制領域は上記ベース接続領
域の下部に及ぶような構造であっても良い。
また、本発明のバイポーラトランジスタの製造方法
は、第１導電型の半導体基体上に選択的に形成されたベ
ース取り出し電極とセルフアラインで不純物を導入し
て、所要の拡散深さとなるように第２導電型のベース接
続領域を形成すると共にそのベース接続領域の下部に第
１導電型の拡散抑制領域を形成する工程と、上記ベース
取り出し電極からの拡散より上記ベース接続領域と接続
するベース取り出し領域を形成する工程と、第１導電型
の半導体基体の表面から上記ベース接続領域と接して真
性ベース領域をそのベース接続領域の拡散深さより深い
拡散深さで形成する工程と、上記真性ベース領域内にエ
ミッタ領域を形成する工程とを有することを特徴とす
る。
は、第１導電型の半導体基体上に選択的に形成されたベ
ース取り出し電極とセルフアラインで不純物を導入し
て、所要の拡散深さとなるように第２導電型のベース接
続領域を形成すると共にそのベース接続領域の下部に第
１導電型の拡散抑制領域を形成する工程と、上記ベース
取り出し電極からの拡散より上記ベース接続領域と接続
するベース取り出し領域を形成する工程と、第１導電型
の半導体基体の表面から上記ベース接続領域と接して真
性ベース領域をそのベース接続領域の拡散深さより深い
拡散深さで形成する工程と、上記真性ベース領域内にエ
ミッタ領域を形成する工程とを有することを特徴とす
る。
なお、本発明のバイポーラトランジスタの製造方法に
おいては、ベース取り出し電極の端部にサイドウォール
部を形成し、そのサイドウォール部によって真性ベース
領域やエミッタ領域をグラフトベース領域と離間して形
成でき、そのサイドウォール部の形成後に、サイドウォ
ール部をマスクの一部として第１導電型の半導体基体の
表面を除去することもできる。
おいては、ベース取り出し電極の端部にサイドウォール
部を形成し、そのサイドウォール部によって真性ベース
領域やエミッタ領域をグラフトベース領域と離間して形
成でき、そのサイドウォール部の形成後に、サイドウォ
ール部をマスクの一部として第１導電型の半導体基体の
表面を除去することもできる。
ベース領域を、ベース取り出し領域，真性ベース領域
で形成し、これらをベース接続領域を以て接続する構成
にすることで、両者の確実な接続が図れ、同時に両者の
衝突による性能の劣化（エミッタ−ベース接合の耐圧劣
化，ベース−エミッタ電圧VBEのマッチング特性の劣
化，カットオフ周波数fTの低下等）を避けることができ
る。拡散抑制領域は、ベース領域を構成する不純物の導
電型と反対の導電型の領域であり、不純物同士で補償す
るために、ベース幅が拡がるのが防止される。そして、
さらにこれら各技術と共に、真性ベース領域の接合深さ
をベース接続領域の接合深さより深くすることで、真性
ベース領域はベース接続領域よりもコレクタ領域側に突
き出た形状にされ、その側部では反対導電型のコレクタ
領域（拡散抑制領域）に囲まれることになり、従って、
そのサイドインジェクション効果を抑制することが行わ
れる。
で形成し、これらをベース接続領域を以て接続する構成
にすることで、両者の確実な接続が図れ、同時に両者の
衝突による性能の劣化（エミッタ−ベース接合の耐圧劣
化，ベース−エミッタ電圧VBEのマッチング特性の劣
化，カットオフ周波数fTの低下等）を避けることができ
る。拡散抑制領域は、ベース領域を構成する不純物の導
電型と反対の導電型の領域であり、不純物同士で補償す
るために、ベース幅が拡がるのが防止される。そして、
さらにこれら各技術と共に、真性ベース領域の接合深さ
をベース接続領域の接合深さより深くすることで、真性
ベース領域はベース接続領域よりもコレクタ領域側に突
き出た形状にされ、その側部では反対導電型のコレクタ
領域（拡散抑制領域）に囲まれることになり、従って、
そのサイドインジェクション効果を抑制することが行わ
れる。
本発明の好適な実施例を図面を参照しながら説明す
る。
る。
第１の実施例 本実施例のバイポーラトランジスタは、NPN型の例で
あり、ベース領域が、ベース取り出し領域であるグラフ
トベース領域と、エミッタ領域を内部に設けた真性ベー
ス領域と、これらの接続を図るためのベース接続領域を
有し、真性ベース領域の拡散深さはベース接続領域の拡
散深さよりも深くされている。さらに真性ベース領域の
下部に拡散抑制領域が形成され、ベース幅WBの拡がり等
が抑制される。
あり、ベース領域が、ベース取り出し領域であるグラフ
トベース領域と、エミッタ領域を内部に設けた真性ベー
ス領域と、これらの接続を図るためのベース接続領域を
有し、真性ベース領域の拡散深さはベース接続領域の拡
散深さよりも深くされている。さらに真性ベース領域の
下部に拡散抑制領域が形成され、ベース幅WBの拡がり等
が抑制される。
まず、その全体的な構成は、第１図に示すような構成
とされる。すなわち、Ｐ型のシリコン基板１上にN+型の
埋め込み層２、チャンネルストッパー領域３が形成さ
れ、その上部には半導体基体としてのＮ型のエピタキシ
ャル層４が積層される。このＮ型のエピタキシャル層４
には、素子分離等のためのフィールド酸化膜５が形成さ
れる。そのフィールド酸化膜５に囲まれたエピタキシャ
ル層４の上部の一部には、層間絶縁膜７に被覆されたポ
リシリコン層６が臨む。このポリシリコン層６は不純物
が含有されており、ベース取り出し電極として用いられ
る。また、そのポリシリコン層６は、上記エピタキシャ
ル層４内に形成されるグラフトベース領域11の不純物の
拡散源として機能する。エピタキシャル層４上のポリシ
リコン層６の一部は開口され、その開口された側壁に
は、CVD酸化膜をエッチバックして形成されたサイドウ
ォール部８が存在する。そして、そのサイドウォール部
８及びエピタキシャル層４の上面に亘って薄いポリシリ
コン層９が被着され、その上部にはエミッタ電極20Eが
形成されている。
とされる。すなわち、Ｐ型のシリコン基板１上にN+型の
埋め込み層２、チャンネルストッパー領域３が形成さ
れ、その上部には半導体基体としてのＮ型のエピタキシ
ャル層４が積層される。このＮ型のエピタキシャル層４
には、素子分離等のためのフィールド酸化膜５が形成さ
れる。そのフィールド酸化膜５に囲まれたエピタキシャ
ル層４の上部の一部には、層間絶縁膜７に被覆されたポ
リシリコン層６が臨む。このポリシリコン層６は不純物
が含有されており、ベース取り出し電極として用いられ
る。また、そのポリシリコン層６は、上記エピタキシャ
ル層４内に形成されるグラフトベース領域11の不純物の
拡散源として機能する。エピタキシャル層４上のポリシ
リコン層６の一部は開口され、その開口された側壁に
は、CVD酸化膜をエッチバックして形成されたサイドウ
ォール部８が存在する。そして、そのサイドウォール部
８及びエピタキシャル層４の上面に亘って薄いポリシリ
コン層９が被着され、その上部にはエミッタ電極20Eが
形成されている。
ここで、その開口された部分のエピタキシャル層４に
ついて第２図を参照しながら説明すると、上記ポリシリ
コン層６のエピタキシャル層４に接した面からの拡散に
よって、P+型のベース取り出し領域であるグラフトベー
ス領域11が形成されている。そして、このグラフトベー
ス領域11は、Ｐ型のベース接続領域13を介し、Ｐ型の不
純物拡散領域である真性ベース領域12と接続する。ベー
ス接続領域13は、上記ポリシリコン層６の端部近傍から
エピタキシャル層４の主面に沿って形成されており、上
記サイドウォール部８の下部でグラフトベース領域11と
重複し接続する。このベース接続領域13の接合深さJ
2は、真性ベース領域12の接合深さJ4よりも浅くされて
おり、グラフトベース領域11の接合深さJ1よりも浅い。
真性ベース領域12は、上記サイドウォール部８及び主面
上に延在された薄いポリシリコン層９からの不純物拡散
によって形成されており、活性領域において上記ベース
接続領域13と重複して接続している。この真性ベース領
域12の接合深さJ4は、上述のようにベース接続領域13の
接合深さJ2よりも深いものとされる。その真性ベース領
域12の内部であって、且つ上記ポリシリコン層９の下部
のエピタキシャル層４には、N+型の半導体領域であるエ
ミッタ領域14が形成されている。このエミッタ領域14は
例えば上記ポリシリコン層９からの不純物拡散により形
成される。そして、真性ベース領域12とベース接続領域
13の下部には、これら不純物拡散領域の深さが深くなる
のを抑制するための拡散抑制領域15が設けられている。
すなわち、真性ベース領域12とベース接続領域13の下部
に反対導電型の不純物を導入して、その領域の導電型を
Ｎ型に維持して、仮に真性ベース領域12とベース接続領
域13の不純物が拡散した時でも、それを反対導電型のＮ
型に補償して、接合深さが深くなるのを防止する。
ついて第２図を参照しながら説明すると、上記ポリシリ
コン層６のエピタキシャル層４に接した面からの拡散に
よって、P+型のベース取り出し領域であるグラフトベー
ス領域11が形成されている。そして、このグラフトベー
ス領域11は、Ｐ型のベース接続領域13を介し、Ｐ型の不
純物拡散領域である真性ベース領域12と接続する。ベー
ス接続領域13は、上記ポリシリコン層６の端部近傍から
エピタキシャル層４の主面に沿って形成されており、上
記サイドウォール部８の下部でグラフトベース領域11と
重複し接続する。このベース接続領域13の接合深さJ
2は、真性ベース領域12の接合深さJ4よりも浅くされて
おり、グラフトベース領域11の接合深さJ1よりも浅い。
真性ベース領域12は、上記サイドウォール部８及び主面
上に延在された薄いポリシリコン層９からの不純物拡散
によって形成されており、活性領域において上記ベース
接続領域13と重複して接続している。この真性ベース領
域12の接合深さJ4は、上述のようにベース接続領域13の
接合深さJ2よりも深いものとされる。その真性ベース領
域12の内部であって、且つ上記ポリシリコン層９の下部
のエピタキシャル層４には、N+型の半導体領域であるエ
ミッタ領域14が形成されている。このエミッタ領域14は
例えば上記ポリシリコン層９からの不純物拡散により形
成される。そして、真性ベース領域12とベース接続領域
13の下部には、これら不純物拡散領域の深さが深くなる
のを抑制するための拡散抑制領域15が設けられている。
すなわち、真性ベース領域12とベース接続領域13の下部
に反対導電型の不純物を導入して、その領域の導電型を
Ｎ型に維持して、仮に真性ベース領域12とベース接続領
域13の不純物が拡散した時でも、それを反対導電型のＮ
型に補償して、接合深さが深くなるのを防止する。
なお、第１図中、埋め込み層２は、コレクタ取り出し
領域21を介してコレクタ電極20Cに接続する。また、ベ
ース取り出し電極であるポリシリコン層６は、上記層間
絶縁膜７の一部を介して設けられたベース電極20Bと接
続する。
領域21を介してコレクタ電極20Cに接続する。また、ベ
ース取り出し電極であるポリシリコン層６は、上記層間
絶縁膜７の一部を介して設けられたベース電極20Bと接
続する。
第３図は本実施例のバイポーラトランジスタの変形例
である。第３図の例では、サイドウォール部８の形成の
ためのRIEを行った後、そのRIEのダメージを除くため
に、エピタキシャル層４の表面をサイドウォール部8,層
間絶縁膜７をマスクとしてエッチングして、段差部20を
エピタキシャル層４の表面に形成している。この段差部
20の表面に亘って拡散のための薄いポリシリコン層22が
形成され、エピタキシャル層４の表面にはエミッタ領域
21が形成される。このような段差部20を形成しているた
めに、RIEのダメージが除かれる。また、拡散抑制領域1
5の形成と共に浅い接合を得るのにも好適である。そし
て、ベース接続領域13の接合深さJ2は、真性ベース領域
12の接合深さJ4よりも浅くされているために、そのサイ
ドインジェクション効果を抑えることができる。
である。第３図の例では、サイドウォール部８の形成の
ためのRIEを行った後、そのRIEのダメージを除くため
に、エピタキシャル層４の表面をサイドウォール部8,層
間絶縁膜７をマスクとしてエッチングして、段差部20を
エピタキシャル層４の表面に形成している。この段差部
20の表面に亘って拡散のための薄いポリシリコン層22が
形成され、エピタキシャル層４の表面にはエミッタ領域
21が形成される。このような段差部20を形成しているた
めに、RIEのダメージが除かれる。また、拡散抑制領域1
5の形成と共に浅い接合を得るのにも好適である。そし
て、ベース接続領域13の接合深さJ2は、真性ベース領域
12の接合深さJ4よりも浅くされているために、そのサイ
ドインジェクション効果を抑えることができる。
第４図，第５図，第６図は、それぞれ第３図中のIV−
IV線,V−Ｖ線,VI−VI線の各断面の不純物濃度分布を示
し、縦軸は対数で示した不純物濃度，横軸は深さであ
る。なお、第４図，第５図，第６図は、第２図のIV′−
IV′線,V′−Ｖ′線,VI′−VI′線の各断面の不純物濃
度分布とも概ね対応する。
IV線,V−Ｖ線,VI−VI線の各断面の不純物濃度分布を示
し、縦軸は対数で示した不純物濃度，横軸は深さであ
る。なお、第４図，第５図，第６図は、第２図のIV′−
IV′線,V′−Ｖ′線,VI′−VI′線の各断面の不純物濃
度分布とも概ね対応する。
まず、第４図はIV−IV線に対応しており、エピタキシ
ャル層４の表面から上部では、その不純物濃度分布は、
ポリシリコン層６の不純物濃度N1であり、グラフトベー
ス領域11はそのポリシリコン層６からの不純物拡散によ
り形成されるために、表面近傍で同等の不純物濃度N2と
され、接合深さJ1に近づくに従って徐々にその不純物濃
度N2は低くなる。この接合深さJ1は例えば3110Å程度の
深さである。そして、その接合深さJ1からはＮ型のエピ
タキシャル層４の不純物濃度N3を有する。
ャル層４の表面から上部では、その不純物濃度分布は、
ポリシリコン層６の不純物濃度N1であり、グラフトベー
ス領域11はそのポリシリコン層６からの不純物拡散によ
り形成されるために、表面近傍で同等の不純物濃度N2と
され、接合深さJ1に近づくに従って徐々にその不純物濃
度N2は低くなる。この接合深さJ1は例えば3110Å程度の
深さである。そして、その接合深さJ1からはＮ型のエピ
タキシャル層４の不純物濃度N3を有する。
次に、第５図はＶ−Ｖ線に対応しており、エピタキシ
ャル層４の表面から、Ｐ型の不純物拡散領域であるベー
ス接続領域13が存在し、その不純物濃度N4は接合深さJ2
に向かって徐々に小さくなる。この接合深さJ2は、例え
ば1100Å程度の深さである。その下部の領域は、エピタ
キシャル層４であり、Ｎ型の不純物濃度N5が分布するこ
とになる。この不純物濃度N5の分布は、その接合深さJ2
のやや深い部分にゆるやかなピークを有する分布とさ
れ、これが拡散抑制領域15として機能することから、接
合深さJ2を熱処理等により深めずに済むことになる。
ャル層４の表面から、Ｐ型の不純物拡散領域であるベー
ス接続領域13が存在し、その不純物濃度N4は接合深さJ2
に向かって徐々に小さくなる。この接合深さJ2は、例え
ば1100Å程度の深さである。その下部の領域は、エピタ
キシャル層４であり、Ｎ型の不純物濃度N5が分布するこ
とになる。この不純物濃度N5の分布は、その接合深さJ2
のやや深い部分にゆるやかなピークを有する分布とさ
れ、これが拡散抑制領域15として機能することから、接
合深さJ2を熱処理等により深めずに済むことになる。
最後に、第６図はVI−VI線に対応しており、エピタキ
シャル層４の表面から上部では、その不純物濃度分布
は、薄く形成されたポリシリコン層９の不純物濃度N6で
あり、エピタキシャル層４の表面にピークを有して表面
直下のエミッタ領域14の不純物濃度N7に連続する。濃度
N6,N7は砒素（As）の不純物濃度である。このエミッタ
領域14の不純物濃度N7は、接合深さJ3に向かってその濃
度が徐々に低下する。接合深さJ3から接合深さJ4まで
は、真性ベース領域12の不純物濃度N8が分布する。この
濃度N8はボロン（Ｂ）の不純物濃度である。なお、不純
物濃度N9の分布はベース接続領域13を構成するボロンの
真性ベース領域12やエミッタ領域14への重複した分布を
示す。そして、真性ベース領域12の接合深さJ4のところ
ではエピタキシャル層４の不純物濃度N10が分布する。
この不純物濃度N10はリン（Ｐ）を不純物とし、拡散抑
制領域15を構成するように接合深さJ4のところでゆるや
かななピークを有する。これらの各不純物の分布から、
接合深さを考えてみると、接合深さJ4の付近では、真性
ベース領域12とは反対導電型のリンがピークを有して存
在する。このため、仮に真性ベース領域12の不純物であ
るボロンが深さ方向に拡散した時であっても、上記拡散
抑制領域15を構成する不純物濃度N10の機能によって、
接合深さJ4が深くなるような弊害を防止し、当該バイポ
ーラトランジスタの高性能化を図ることができる。ま
た、その接合深さJ4は、表面からおよそ1500Å程度の深
さとされ、第５図に示したようにベース接続領域13の接
合深さJ2が1100Å程度の深さであるために、接合深さJ4
＞接合深さJ2の関係が成り立つ。従って、寄生ベース領
域の実効的なベース幅が狭くなり、サイドインジェクシ
ョン効果を抑制できる。
シャル層４の表面から上部では、その不純物濃度分布
は、薄く形成されたポリシリコン層９の不純物濃度N6で
あり、エピタキシャル層４の表面にピークを有して表面
直下のエミッタ領域14の不純物濃度N7に連続する。濃度
N6,N7は砒素（As）の不純物濃度である。このエミッタ
領域14の不純物濃度N7は、接合深さJ3に向かってその濃
度が徐々に低下する。接合深さJ3から接合深さJ4まで
は、真性ベース領域12の不純物濃度N8が分布する。この
濃度N8はボロン（Ｂ）の不純物濃度である。なお、不純
物濃度N9の分布はベース接続領域13を構成するボロンの
真性ベース領域12やエミッタ領域14への重複した分布を
示す。そして、真性ベース領域12の接合深さJ4のところ
ではエピタキシャル層４の不純物濃度N10が分布する。
この不純物濃度N10はリン（Ｐ）を不純物とし、拡散抑
制領域15を構成するように接合深さJ4のところでゆるや
かななピークを有する。これらの各不純物の分布から、
接合深さを考えてみると、接合深さJ4の付近では、真性
ベース領域12とは反対導電型のリンがピークを有して存
在する。このため、仮に真性ベース領域12の不純物であ
るボロンが深さ方向に拡散した時であっても、上記拡散
抑制領域15を構成する不純物濃度N10の機能によって、
接合深さJ4が深くなるような弊害を防止し、当該バイポ
ーラトランジスタの高性能化を図ることができる。ま
た、その接合深さJ4は、表面からおよそ1500Å程度の深
さとされ、第５図に示したようにベース接続領域13の接
合深さJ2が1100Å程度の深さであるために、接合深さJ4
＞接合深さJ2の関係が成り立つ。従って、寄生ベース領
域の実効的なベース幅が狭くなり、サイドインジェクシ
ョン効果を抑制できる。
概ね上述の如き構成を有する本実施例のバイポーラト
ランジスタは、拡散抑制領域15の機能によって、接合深
さが深くなるのが抑制される。このため、ベース幅WBが
拡がるのが防止され、素子を高速化させることが可能と
なる。そして、真性ベース領域12の接合深さJ4は、ベー
ス接続領域13の接合深さJ2よりも深く形成される。従っ
て、寄生ベース領域の実効的なベース幅が狭くなり、サ
イドインジェクション効果を抑制できることになる。
ランジスタは、拡散抑制領域15の機能によって、接合深
さが深くなるのが抑制される。このため、ベース幅WBが
拡がるのが防止され、素子を高速化させることが可能と
なる。そして、真性ベース領域12の接合深さJ4は、ベー
ス接続領域13の接合深さJ2よりも深く形成される。従っ
て、寄生ベース領域の実効的なベース幅が狭くなり、サ
イドインジェクション効果を抑制できることになる。
なお、本実施例のバイポーラトランジスタでは、拡散
抑制領域15の形成のために導入した不純物濃度をＮ型の
エピタキシャル層４の不純物濃度より高くすることによ
って、カーク効果を抑えることができる。また、それら
不純物濃度の制御によって、低消費型のバイポーラトラ
ンジスタと高速のバイポーラトランジスタの作り分けも
可能である。
抑制領域15の形成のために導入した不純物濃度をＮ型の
エピタキシャル層４の不純物濃度より高くすることによ
って、カーク効果を抑えることができる。また、それら
不純物濃度の制御によって、低消費型のバイポーラトラ
ンジスタと高速のバイポーラトランジスタの作り分けも
可能である。
また、上述の実施例は、NPN型であるが、PNP型であっ
ても良い。
ても良い。
第２実施例 第２の実施例は、上述のバイポーラトランジスタの製
造方法にかかるものである。以下、その製造工程に従っ
て、第７図ａ〜第７図ｄを参照しながら説明する。
造方法にかかるものである。以下、その製造工程に従っ
て、第７図ａ〜第７図ｄを参照しながら説明する。
（ａ） まず、第７図ａに示すように、Ｎ型の埋め込み
層32,チャンネルストッパー領域33がそれぞれ形成され
たＰ型のシリコン基板31上にエピタキシャル層34が積層
され、そのエピタキシャル層34には素子分離領域等とし
て機能するフィールド酸化膜35が形成される。このフィ
ールド酸化膜35に囲まれたエピタキシャル層34の上部に
は、該エピタキシャル層34の主面に臨み選択的に形成さ
れて一部が開口され且つ層間絶縁膜37に被覆されてなる
ポリシリコン層36が形成され、その開口部38にはバッフ
ァ膜として用いられる薄い酸化膜39が例えば膜厚150Å
程度に形成される。
層32,チャンネルストッパー領域33がそれぞれ形成され
たＰ型のシリコン基板31上にエピタキシャル層34が積層
され、そのエピタキシャル層34には素子分離領域等とし
て機能するフィールド酸化膜35が形成される。このフィ
ールド酸化膜35に囲まれたエピタキシャル層34の上部に
は、該エピタキシャル層34の主面に臨み選択的に形成さ
れて一部が開口され且つ層間絶縁膜37に被覆されてなる
ポリシリコン層36が形成され、その開口部38にはバッフ
ァ膜として用いられる薄い酸化膜39が例えば膜厚150Å
程度に形成される。
そして、このような酸化膜39を形成した後、ベース接
続領域を形成するためのイオン注入を行う。このイオン
注入に用いるドーパントは、例えばB+,BF2 +であり、ベ
ース接続領域を深くしないために、エピタキシャル層34
の主面近傍の領域40に打ち込まれる。なお、上記ポリシ
リコン層36が存在する領域の下部には、該ポリシリコン
層36等がマスクとして機能するために不純物が導入され
ない。
続領域を形成するためのイオン注入を行う。このイオン
注入に用いるドーパントは、例えばB+,BF2 +であり、ベ
ース接続領域を深くしないために、エピタキシャル層34
の主面近傍の領域40に打ち込まれる。なお、上記ポリシ
リコン層36が存在する領域の下部には、該ポリシリコン
層36等がマスクとして機能するために不純物が導入され
ない。
次に、同じ開口部38より、上記酸化膜39を介して拡散
抑制領域を形成するためのイオン注入行う。このイオン
注入は、P+若しくはAs+等の不純物を用いて行われ、ベ
ース接続領域が形成される領域や真性ベース領域を形成
する領域よりも深い領域41に不純物が打ち込まれるよう
に行われる。この不純物のイオン注入の濃度を積極的に
高くすることで、カーク効果を抑えることも可能であ
る。また、イオン注入される不純物濃度の制御によっ
て、低消費電力型と高速型の２タイプのバイポーラトラ
ンジスタを作り分けることも可能となる。
抑制領域を形成するためのイオン注入行う。このイオン
注入は、P+若しくはAs+等の不純物を用いて行われ、ベ
ース接続領域が形成される領域や真性ベース領域を形成
する領域よりも深い領域41に不純物が打ち込まれるよう
に行われる。この不純物のイオン注入の濃度を積極的に
高くすることで、カーク効果を抑えることも可能であ
る。また、イオン注入される不純物濃度の制御によっ
て、低消費電力型と高速型の２タイプのバイポーラトラ
ンジスタを作り分けることも可能となる。
（ｂ） 次に、全面に例えばCVD法により厚い酸化膜43
が形成される。その底部に薄い酸化膜39を有した開口部
38も上記厚い酸化膜43に被覆される。
が形成される。その底部に薄い酸化膜39を有した開口部
38も上記厚い酸化膜43に被覆される。
そして、第７図ｂに示すように、熱処理を行って、上
記ベース取り出し電極となるポリシリコン層36から不純
物の拡散を行い、グラフトベース領域51を形成する。ま
た、上記領域40に打ち込まれた不純物は、アニールから
ベース接続領域53を上記開口部38の底面のエピタキシャ
ル層34の主面近傍に形成する。さらに、上記領域41に打
ち込まれた不純物は、アニールから拡散抑制領域55をそ
のベース接続領域53の下部に形成する。
記ベース取り出し電極となるポリシリコン層36から不純
物の拡散を行い、グラフトベース領域51を形成する。ま
た、上記領域40に打ち込まれた不純物は、アニールから
ベース接続領域53を上記開口部38の底面のエピタキシャ
ル層34の主面近傍に形成する。さらに、上記領域41に打
ち込まれた不純物は、アニールから拡散抑制領域55をそ
のベース接続領域53の下部に形成する。
（ｃ） 上述のように、アニールキャップとしても機能
した厚い酸化膜43を今度は、エッチバックして、上記開
口部38の側壁にサイドウォール部44として残存させる。
このとき同時に開口部38内の酸化膜39も除去される。
した厚い酸化膜43を今度は、エッチバックして、上記開
口部38の側壁にサイドウォール部44として残存させる。
このとき同時に開口部38内の酸化膜39も除去される。
ここで、第３図に示すような段差部20を設けたバイポ
ーラトランジスタを製造する場合では、そのエッチバッ
クの後、シリコンのエッチングを行い、エピタキシャル
層34の表面を除去すれば良い。
ーラトランジスタを製造する場合では、そのエッチバッ
クの後、シリコンのエッチングを行い、エピタキシャル
層34の表面を除去すれば良い。
そして、全面に薄いポリシリコン層45が形成される。
このポリシリコン層45は、上記層間絶縁膜37の上面から
サイドウォール部44上に延在され、さらにサイドウォー
ル部44上から上記エピタキシャル層34の形成された主面
上にも延在される。
このポリシリコン層45は、上記層間絶縁膜37の上面から
サイドウォール部44上に延在され、さらにサイドウォー
ル部44上から上記エピタキシャル層34の形成された主面
上にも延在される。
次に、第７図ｃに示すように、全面にイオン注入が行
われる。このイオン注入によって上記薄いポリシリコン
層45に不純物が導入される。導入される不純物は、例え
ばB+,BF2 +であり、この不純物が、真性ベース領域52
を、エピタキシャル層34の主面で形成することになる。
なお、サイドウォール部44は、そのイオン注入及び不純
物拡散のマスクとして機能するため、サイドウォール部
44の下部にはベース接続領域53がそのまま残り、サイド
ウォール部44,44の間の開口部に臨んだ領域では、次の
アニールによって真性ベース領域52がグラフトベース領
域51とオフセットされ且つベース接続領域53と重複して
形成される。
われる。このイオン注入によって上記薄いポリシリコン
層45に不純物が導入される。導入される不純物は、例え
ばB+,BF2 +であり、この不純物が、真性ベース領域52
を、エピタキシャル層34の主面で形成することになる。
なお、サイドウォール部44は、そのイオン注入及び不純
物拡散のマスクとして機能するため、サイドウォール部
44の下部にはベース接続領域53がそのまま残り、サイド
ウォール部44,44の間の開口部に臨んだ領域では、次の
アニールによって真性ベース領域52がグラフトベース領
域51とオフセットされ且つベース接続領域53と重複して
形成される。
そして、真性ベース領域52を形成するためのアニール
を行う。このアニール時には、シリコン酸化膜が被覆さ
れる。ここで、真性ベース領域52は、上記ポリシリコン
層45からの不純物拡散によってベース接続領域53の接合
深さJ2よりも深い接合深さJ4を有するように形成され、
該真性ベース領域52の下部には拡散抑制領域55が形成さ
れていることから、その真性ベース領域52のベース幅WB
の拡がりも抑えられることになる。
を行う。このアニール時には、シリコン酸化膜が被覆さ
れる。ここで、真性ベース領域52は、上記ポリシリコン
層45からの不純物拡散によってベース接続領域53の接合
深さJ2よりも深い接合深さJ4を有するように形成され、
該真性ベース領域52の下部には拡散抑制領域55が形成さ
れていることから、その真性ベース領域52のベース幅WB
の拡がりも抑えられることになる。
（ｄ） 次に、表面のシリコン酸化膜を除去し、再び上
記ポリシリコン層45にイオン注入を行う。このイオン注
入の不純物は、例えば、As+を用いることができ、その
不純物によりエミッタ領域54を形成する。形成は、熱処
理によって上記ポリシリコン層45からの拡散によって行
われ、第７図ｄに示すようなバイポーラトランジスタが
得られることになる。
記ポリシリコン層45にイオン注入を行う。このイオン注
入の不純物は、例えば、As+を用いることができ、その
不純物によりエミッタ領域54を形成する。形成は、熱処
理によって上記ポリシリコン層45からの拡散によって行
われ、第７図ｄに示すようなバイポーラトランジスタが
得られることになる。
以上のような工程によって、上述の如き拡散抑制制御
55を有したバイポーラトランジスタを得ることができ
る。そのバイポーラトランジスタは、ベース接続領域53
によって、低ベース抵抗Ｒbb′を実現し、同時にエミッ
タ−ベース接合の耐圧劣化,VBEマッチング特性の劣化,f
Tの低下等の悪影響を防止する。そして、このベース接
続領域53の形成工程は、真性ベース領域52の形成工程と
は別工程であり、従って、それぞれの工程の時間，不純
物濃度，温度等の制御から、真性ベース領域52の接合深
さJ4＞ベース接続領域53の接合深さJ2の関係を得ること
ができる。その結果、サイドインジェクション効果を抑
制することが実現される。また、上記拡散抑制領域55の
機能から、ベース幅WBが拡大するのが防止され、その不
純物濃度の制御によっては、カーク効果を抑制したり、
或いは低消費電力若しくは高速の素子を形成することが
できる。
55を有したバイポーラトランジスタを得ることができ
る。そのバイポーラトランジスタは、ベース接続領域53
によって、低ベース抵抗Ｒbb′を実現し、同時にエミッ
タ−ベース接合の耐圧劣化,VBEマッチング特性の劣化,f
Tの低下等の悪影響を防止する。そして、このベース接
続領域53の形成工程は、真性ベース領域52の形成工程と
は別工程であり、従って、それぞれの工程の時間，不純
物濃度，温度等の制御から、真性ベース領域52の接合深
さJ4＞ベース接続領域53の接合深さJ2の関係を得ること
ができる。その結果、サイドインジェクション効果を抑
制することが実現される。また、上記拡散抑制領域55の
機能から、ベース幅WBが拡大するのが防止され、その不
純物濃度の制御によっては、カーク効果を抑制したり、
或いは低消費電力若しくは高速の素子を形成することが
できる。
なお、上述の実施例では、NPN型のバイポーラトラン
ジスタの製造方法について説明したが、これに限定され
ずPNP型であっても良い。
ジスタの製造方法について説明したが、これに限定され
ずPNP型であっても良い。
本発明のバイポーラトランジスタ及びその製造方法で
は、拡散抑制領域が形成されることから、接合深さの拡
がりを抑えて、ベース幅WBを狭くすることができる。ま
た、特に、ベース接合領域と真性ベース領域の接合深さ
の関係から、寄生ベース領域の実効的ベース幅の拡がり
を抑えることができ、その結果、サイドインジェクショ
ン効果を防止することができる。
は、拡散抑制領域が形成されることから、接合深さの拡
がりを抑えて、ベース幅WBを狭くすることができる。ま
た、特に、ベース接合領域と真性ベース領域の接合深さ
の関係から、寄生ベース領域の実効的ベース幅の拡がり
を抑えることができ、その結果、サイドインジェクショ
ン効果を防止することができる。
第１図は本発明のバイポーラトランジスタの一例の断面
図、第２図はその要部断面図、第３図は本発明のバイポ
ーラトランジスタの他の一例の断面図、第４図は第３図
のIV−IV線断面の不純物濃度分布を示す図、第５図は第
３図のＶ−Ｖ線断面の不純物濃度分布を示す図、第６図
は第３図のVI−VI線断面の不純物濃度分布を示す図、第
７図ａ〜第７図ｄは本発明のバイポーラトランジスタの
製造方法をその工程に従って説明するためのそれぞれ工
程断面図である。 １……シリコン基板 ４……エピタキシャル層 ６……ポリシリコン層 11……グラフトベース領域 12……真性ベース領域 13……ベース接続領域 14……エミッタ領域 15……拡散抑制領域
図、第２図はその要部断面図、第３図は本発明のバイポ
ーラトランジスタの他の一例の断面図、第４図は第３図
のIV−IV線断面の不純物濃度分布を示す図、第５図は第
３図のＶ−Ｖ線断面の不純物濃度分布を示す図、第６図
は第３図のVI−VI線断面の不純物濃度分布を示す図、第
７図ａ〜第７図ｄは本発明のバイポーラトランジスタの
製造方法をその工程に従って説明するためのそれぞれ工
程断面図である。 １……シリコン基板 ４……エピタキシャル層 ６……ポリシリコン層 11……グラフトベース領域 12……真性ベース領域 13……ベース接続領域 14……エミッタ領域 15……拡散抑制領域
Claims (2)
- 【請求項１】第１導電型のコレクタ領域内の形成された
第２導電型のベース領域と、そのベース領域内に形成さ
れた第１導電型のエミッタ領域からなるバイポーラトラ
ンジスタにおいて、 上記ベース領域は、ベース取り出し領域，真性ベース領
域及び上記ベース取り出し領域と真性ベース領域間を接
続し且つその真性ベース領域よりも拡散深さの浅いベー
ス接続領域とからなり、 上記真性ベース領域内に上記エミッタ領域が形成され、
少なくともその真性ベース領域下には第１導電型の拡散
抑制領域が形成されたバイポーラトランジスタ。 - 【請求項２】第１導電型の半導体基体上に選択的に形成
されたベース取り出し電極とセルファラインで不純物を
導入して、所要の拡散深さとなるように第２導電型のベ
ース接続領域を形成すると共にそのベース接続領域の下
部に第１導電型の拡散抑制領域を形成する工程と、 上記ベース取り出し電極からの拡散より上記ベース接続
領域と接続するベース取り出し領域を形成する工程と、 第１導電型の半導体基体の表面から上記ベース接続領域
と接して真性ベース領域をそのベース接続領域の拡散深
さより深い拡散深さで形成する工程と、 上記真性ベース領域内のエミッタ領域を形成する工程と
を有することを特徴とするバイポーラトランジスタの製
造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63201360A JP2748420B2 (ja) | 1988-08-12 | 1988-08-12 | バイポーラトランジスタ及びその製造方法 |
| DE68928482T DE68928482T2 (de) | 1988-08-12 | 1989-08-08 | Verfahren zur Herstellung eines Bipolartransistors |
| EP89308057A EP0354765B1 (en) | 1988-08-12 | 1989-08-08 | Process for fabricating a bipolar transistor |
| US07/391,880 US5010026A (en) | 1988-08-12 | 1989-08-10 | Process for making bipolar transistor |
| KR1019890011433A KR0156544B1 (ko) | 1988-08-12 | 1989-08-11 | 바이폴러 트랜지스터 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63201360A JP2748420B2 (ja) | 1988-08-12 | 1988-08-12 | バイポーラトランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0250435A JPH0250435A (ja) | 1990-02-20 |
| JP2748420B2 true JP2748420B2 (ja) | 1998-05-06 |
Family
ID=16439760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63201360A Expired - Lifetime JP2748420B2 (ja) | 1988-08-12 | 1988-08-12 | バイポーラトランジスタ及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5010026A (ja) |
| EP (1) | EP0354765B1 (ja) |
| JP (1) | JP2748420B2 (ja) |
| KR (1) | KR0156544B1 (ja) |
| DE (1) | DE68928482T2 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5183768A (en) * | 1989-04-04 | 1993-02-02 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating semiconductor device by forming doped regions that limit width of the base |
| JPH03206621A (ja) * | 1990-01-09 | 1991-09-10 | Oki Electric Ind Co Ltd | 半導体集積回路装置の製造方法 |
| JP3127455B2 (ja) * | 1990-08-31 | 2001-01-22 | ソニー株式会社 | 半導体装置の製法 |
| GB2248142A (en) * | 1990-09-19 | 1992-03-25 | Koninkl Philips Electronics Nv | A method of manufacturing a semiconductor device |
| US5238872A (en) * | 1990-12-11 | 1993-08-24 | Samsung Semiconductor, Inc. | Barrier metal contact architecture |
| JP2672199B2 (ja) * | 1991-05-21 | 1997-11-05 | シャープ株式会社 | 半導体装置の製造方法 |
| JP3061891B2 (ja) * | 1991-06-21 | 2000-07-10 | キヤノン株式会社 | 半導体装置の製造方法 |
| US5091321A (en) * | 1991-07-22 | 1992-02-25 | Allegro Microsystems, Inc. | Method for making an NPN transistor with controlled base width compatible with making a Bi-MOS integrated circuit |
| JPH0529329A (ja) * | 1991-07-24 | 1993-02-05 | Canon Inc | 半導体装置の製造方法 |
| US5194926A (en) * | 1991-10-03 | 1993-03-16 | Motorola Inc. | Semiconductor device having an inverse-T bipolar transistor |
| JP2855919B2 (ja) * | 1991-10-24 | 1999-02-10 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| EP0628215A4 (en) * | 1992-02-25 | 1995-03-15 | Microunity Systems Eng | BIPOLAR TRANSISTOR WITH REMOVED KIRK EFFECT JUNCTIONS. |
| US5302534A (en) * | 1992-03-02 | 1994-04-12 | Motorola, Inc. | Forming a vertical PNP transistor |
| EP0608999B1 (en) * | 1993-01-29 | 1997-03-26 | National Semiconductor Corporation | Bipolar transistors and methods for fabrication thereof |
| US5380677A (en) * | 1993-06-23 | 1995-01-10 | Vlsi Technology, Inc. | Method for reducing resistance at interface of single crystal silicon and deposited silicon |
| JPH07169771A (ja) * | 1993-12-15 | 1995-07-04 | Nec Corp | 半導体装置及びその製造方法 |
| US5620907A (en) * | 1995-04-10 | 1997-04-15 | Lucent Technologies Inc. | Method for making a heterojunction bipolar transistor |
| JP2907323B2 (ja) * | 1995-12-06 | 1999-06-21 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| FR2776828B1 (fr) * | 1998-03-31 | 2003-01-03 | Sgs Thomson Microelectronics | Region de base-emetteur d'un transistor bipolaire submicronique |
| JP2000012553A (ja) * | 1998-06-26 | 2000-01-14 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US6072223A (en) * | 1998-09-02 | 2000-06-06 | Micron Technology, Inc. | Circuit and method for a memory cell using reverse base current effect |
| JP2001274257A (ja) * | 2000-03-27 | 2001-10-05 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| IT1316871B1 (it) * | 2000-03-31 | 2003-05-12 | St Microelectronics Srl | Dispositivo elettronico integrato monoliticamente e relativo processodi fabbricazione |
| US6995068B1 (en) * | 2000-06-09 | 2006-02-07 | Newport Fab, Llc | Double-implant high performance varactor and method for manufacturing same |
| DE10205712A1 (de) * | 2002-02-12 | 2003-08-28 | Infineon Technologies Ag | Polysilizium-Bipolartransistor und Verfahren zur Herstellung desselben |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4066473A (en) * | 1976-07-15 | 1978-01-03 | Fairchild Camera And Instrument Corporation | Method of fabricating high-gain transistors |
| DE2728845A1 (de) * | 1977-06-27 | 1979-01-18 | Siemens Ag | Verfahren zum herstellen eines hochfrequenztransistors |
| DE2946963A1 (de) * | 1979-11-21 | 1981-06-04 | Siemens AG, 1000 Berlin und 8000 München | Schnelle bipolare transistoren |
| US4319932A (en) * | 1980-03-24 | 1982-03-16 | International Business Machines Corporation | Method of making high performance bipolar transistor with polysilicon base contacts |
| US4495512A (en) * | 1982-06-07 | 1985-01-22 | International Business Machines Corporation | Self-aligned bipolar transistor with inverted polycide base contact |
| US4693782A (en) * | 1985-09-06 | 1987-09-15 | Matsushita Electric Industrial Co., Ltd. | Fabrication method of semiconductor device |
| US4887145A (en) * | 1985-12-04 | 1989-12-12 | Hitachi, Ltd. | Semiconductor device in which electrodes are formed in a self-aligned manner |
| EP0255882A3 (de) * | 1986-08-07 | 1990-05-30 | Siemens Aktiengesellschaft | npn-Bipolartransistor mit extrem flachen Emitter/Basis-Strukturen und Verfahren zu seiner Herstellung |
| JPS63261746A (ja) * | 1987-04-20 | 1988-10-28 | Oki Electric Ind Co Ltd | バイポ−ラ型半導体集積回路装置の製造方法 |
| JP2661050B2 (ja) * | 1987-07-24 | 1997-10-08 | ソニー株式会社 | バイポーラトランジスタの製造方法 |
| JPS6431461A (en) * | 1987-07-28 | 1989-02-01 | Sony Corp | Manufacture of bipolar transistor |
| JP2625741B2 (ja) * | 1987-07-28 | 1997-07-02 | ソニー株式会社 | バイポーラトランジスタの製造方法 |
| US4851362A (en) * | 1987-08-25 | 1989-07-25 | Oki Electric Industry Co., Ltd. | Method for manufacturing a semiconductor device |
| JP2623635B2 (ja) * | 1988-02-16 | 1997-06-25 | ソニー株式会社 | バイポーラトランジスタ及びその製造方法 |
-
1988
- 1988-08-12 JP JP63201360A patent/JP2748420B2/ja not_active Expired - Lifetime
-
1989
- 1989-08-08 DE DE68928482T patent/DE68928482T2/de not_active Expired - Lifetime
- 1989-08-08 EP EP89308057A patent/EP0354765B1/en not_active Expired - Lifetime
- 1989-08-10 US US07/391,880 patent/US5010026A/en not_active Expired - Lifetime
- 1989-08-11 KR KR1019890011433A patent/KR0156544B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US5010026A (en) | 1991-04-23 |
| DE68928482D1 (de) | 1998-01-22 |
| JPH0250435A (ja) | 1990-02-20 |
| KR900004031A (ko) | 1990-03-27 |
| KR0156544B1 (ko) | 1998-10-15 |
| EP0354765A3 (en) | 1990-06-20 |
| EP0354765A2 (en) | 1990-02-14 |
| EP0354765B1 (en) | 1997-12-10 |
| DE68928482T2 (de) | 1998-04-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2748420B2 (ja) | バイポーラトランジスタ及びその製造方法 | |
| KR100294129B1 (ko) | 고속이며 기생용량이 낮은 반도체 장치 및 그 제조방법 | |
| JP2728671B2 (ja) | バイポーラトランジスタの製造方法 | |
| US4931408A (en) | Method of fabricating a short-channel low voltage DMOS transistor | |
| US5382538A (en) | Method for forming MOS transistors having vertical current flow and resulting structure | |
| KR100205017B1 (ko) | 이종접합 바이폴러 트랜지스터의 제조방법 | |
| JP2623635B2 (ja) | バイポーラトランジスタ及びその製造方法 | |
| US4966858A (en) | Method of fabricating a lateral semiconductor structure including field plates for self-alignment | |
| EP0147249B1 (en) | Method of manufacturing transistor structures having junctions bound by insulating layers, and resulting structures | |
| WO1987001238A1 (en) | Fabricating a semiconductor device with buried oxide | |
| JP2002043573A (ja) | 半導体装置および半導体装置の製造方法 | |
| US4669179A (en) | Integrated circuit fabrication process for forming a bipolar transistor having extrinsic base regions | |
| US5358883A (en) | Lateral bipolar transistor | |
| JPS6170758A (ja) | トランジスタ構造 | |
| JP3142336B2 (ja) | 半導体装置及びその製造方法 | |
| KR0182000B1 (ko) | 바이폴라 트랜지스터의 제조방법 | |
| EP0718891B1 (en) | High performance, high voltage non-epi bipolar transistor | |
| JPH02283028A (ja) | 半導体装置及びその製造方法 | |
| JPH01246874A (ja) | バイポーラトランジスタおよびバイポーラトランジスタの製法 | |
| KR0154850B1 (ko) | 바이씨모스 및 그의 제조방법 | |
| KR950000139B1 (ko) | 바이폴라(Bipolar) 트랜지스터 및 그 제조방법 | |
| KR940004257B1 (ko) | 바이폴라 트랜지스터의 제조방법 | |
| JPH05283432A (ja) | 縦型電界効果トランジスタおよびその製造方法 | |
| JP3351661B2 (ja) | 半導体装置およびその製造方法 | |
| KR0149434B1 (ko) | 쌍극자 트랜지스터 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080220 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090220 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090220 Year of fee payment: 11 |