JP3127455B2 - 半導体装置の製法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 27
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 239000010408 film Substances 0.000 claims description 100
- 239000000758 substrate Substances 0.000 claims description 17
- 239000010409 thin film Substances 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 5
- 150000002500 ions Chemical class 0.000 claims description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 30
- 229910052751 metal Inorganic materials 0.000 description 28
- 239000002184 metal Substances 0.000 description 28
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 20
- 238000000605 extraction Methods 0.000 description 19
- 238000009792 diffusion process Methods 0.000 description 12
- 239000012535 impurity Substances 0.000 description 11
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 9
- 229910021332 silicide Inorganic materials 0.000 description 9
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 9
- 229910052796 boron Inorganic materials 0.000 description 8
- 238000011109 contamination Methods 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- 238000000137 annealing Methods 0.000 description 5
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 5
- 229910021342 tungsten silicide Inorganic materials 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000005215 recombination Methods 0.000 description 2
- 230000006798 recombination Effects 0.000 description 2
- 230000001105 regulatory effect Effects 0.000 description 2
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 2
- 108091006146 Channels Proteins 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010348 incorporation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66007—Multistep manufacturing processes
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
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- H01L29/41783—Raised source or drain electrodes self aligned with the gate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、バイポーラトランジスタ等の半導体装置の
製法に関する。
製法に関する。
本発明は、半導体装置の製法において、第１導電形の
半導体基体上に順次形成されたポリサイド膜及び絶縁膜
に、該半導体基体が臨む開口部を形成し、この開口部内
の側面及び半導体基体面に絶縁薄膜を低温CVDで形成し
て半導体基体に第２導電形のイオン注入を行い、次いで
開口部に絶縁性側壁部を絶縁薄膜の形成温度より高い温
度でCVDにより形成することにより、ポリサイド膜の金
属による活性領域部への金属汚染等を防止し、工程の削
除を図り、高性能且つ高信頼性を有する半導体装置の製
造を可能にしたものである。
半導体基体上に順次形成されたポリサイド膜及び絶縁膜
に、該半導体基体が臨む開口部を形成し、この開口部内
の側面及び半導体基体面に絶縁薄膜を低温CVDで形成し
て半導体基体に第２導電形のイオン注入を行い、次いで
開口部に絶縁性側壁部を絶縁薄膜の形成温度より高い温
度でCVDにより形成することにより、ポリサイド膜の金
属による活性領域部への金属汚染等を防止し、工程の削
除を図り、高性能且つ高信頼性を有する半導体装置の製
造を可能にしたものである。
従来、バイポーラトランジスタにおいて、ベース取出
し電極及びエミッタ取出し電極を多結晶シリコン膜で形
成し、セルフアライン的にベース領域及びエミッタ領域
を形成して成る超高速バイポーラトランジスタが提案さ
れている。第２図はこの超高速バイポーラトランジスタ
の例を示す。このバイポーラトランジスタ（１）では、
第１導電形例えばｐ形の半導体基体（２）上のコレクタ
領域（３）となるｎ形のエピタキシャル層（４）上に第
１のp+多結晶シリコン膜によるベース取出し電極（７）
を設け、之よりの不純物拡散でp+外部ベース領域（８）
を形成し、またp+多結晶シリコン膜及びその上のSiO2膜
（９）に選択的に形成した開口（10）を通してイオン注
入により外部ベース領域（８）と真性ベース領域とを接
続するためのリンクベース領域（11）を形成したのち、
開口（10）により絶縁性側壁部即ちSiO2サイドウォール
（12）を形成すると共に、第２の多結晶シリコン膜（1
3）を形成し、この第２の多結晶シリコン膜（13）を通
してｐ形不純物、ｎ形不純物を導入してセルフアライン
でｐ形真性ベース領域（４）及びｎ形エミッタ領域
（５）を形成して第２の多結晶シリコン膜（13）をエミ
ッタ取出し電極として構成される。（14）はｎ形コレク
タ埋込み層、（15）はｐ形チャネルストップ領域、（1
6）はｎ形コレクタ取出し領域、（20）はフィールド絶
縁膜、（17），（18）及び（19）はメタル（例えばAl）
によるベース電極、コレクタ電極及びエミッタ電極であ
る。
し電極及びエミッタ取出し電極を多結晶シリコン膜で形
成し、セルフアライン的にベース領域及びエミッタ領域
を形成して成る超高速バイポーラトランジスタが提案さ
れている。第２図はこの超高速バイポーラトランジスタ
の例を示す。このバイポーラトランジスタ（１）では、
第１導電形例えばｐ形の半導体基体（２）上のコレクタ
領域（３）となるｎ形のエピタキシャル層（４）上に第
１のp+多結晶シリコン膜によるベース取出し電極（７）
を設け、之よりの不純物拡散でp+外部ベース領域（８）
を形成し、またp+多結晶シリコン膜及びその上のSiO2膜
（９）に選択的に形成した開口（10）を通してイオン注
入により外部ベース領域（８）と真性ベース領域とを接
続するためのリンクベース領域（11）を形成したのち、
開口（10）により絶縁性側壁部即ちSiO2サイドウォール
（12）を形成すると共に、第２の多結晶シリコン膜（1
3）を形成し、この第２の多結晶シリコン膜（13）を通
してｐ形不純物、ｎ形不純物を導入してセルフアライン
でｐ形真性ベース領域（４）及びｎ形エミッタ領域
（５）を形成して第２の多結晶シリコン膜（13）をエミ
ッタ取出し電極として構成される。（14）はｎ形コレク
タ埋込み層、（15）はｐ形チャネルストップ領域、（1
6）はｎ形コレクタ取出し領域、（20）はフィールド絶
縁膜、（17），（18）及び（19）はメタル（例えばAl）
によるベース電極、コレクタ電極及びエミッタ電極であ
る。
ところで、今後、更なる高速化を実現するためにはベ
ース取出し電極（７）の低抵抗化を図ってベース抵抗R
BB′をより低減させることが重要であり、ベース取出し
電極のシリサイド化が必要になる。
ース取出し電極（７）の低抵抗化を図ってベース抵抗R
BB′をより低減させることが重要であり、ベース取出し
電極のシリサイド化が必要になる。
第３図は、ベース取出し電極をポリサイド膜で形成し
た場合の参考例を示す。
た場合の参考例を示す。
第７図Ａに示すように第１導電形例えばｐ形のシリコ
ン基板（２）の一主面に第２導電形即ちｎ形のコレクタ
埋込み層（14）及びｐ形チャネルストップ領域（15）を
形成した後、ｎ形のエピタキシャル層（６）を成長す
る。また、コレクタ埋込み層（14）に達する高濃度のｎ
形コレクタ取出し領域（16）を形成し、このコレクタ取
出し領域（16）及び爾後ベース領域、エミッタ領域を形
成すべき領域（6a）を除いて選択酸化によるフィールド
絶縁膜（20）を形成する。次いで全面に薄いSiO2膜（2
1）を形成し、領域（6a）に対応する部分を開口した
後、ベース取出し電極となる第１のp+多結晶シリコン膜
（22）と金属シリサイド例えばタングステンシリサイド
（WSi）膜（23）からなる所謂ポリサイド膜（24）を形
成する。しかる後、第１のレジストマスク（25）を介し
てこのポリサイド膜（24）をパターニングする。
ン基板（２）の一主面に第２導電形即ちｎ形のコレクタ
埋込み層（14）及びｐ形チャネルストップ領域（15）を
形成した後、ｎ形のエピタキシャル層（６）を成長す
る。また、コレクタ埋込み層（14）に達する高濃度のｎ
形コレクタ取出し領域（16）を形成し、このコレクタ取
出し領域（16）及び爾後ベース領域、エミッタ領域を形
成すべき領域（6a）を除いて選択酸化によるフィールド
絶縁膜（20）を形成する。次いで全面に薄いSiO2膜（2
1）を形成し、領域（6a）に対応する部分を開口した
後、ベース取出し電極となる第１のp+多結晶シリコン膜
（22）と金属シリサイド例えばタングステンシリサイド
（WSi）膜（23）からなる所謂ポリサイド膜（24）を形
成する。しかる後、第１のレジストマスク（25）を介し
てこのポリサイド膜（24）をパターニングする。
次に、第３図Ｂに示すように、パターニングしたポリ
サイド膜（24）を含む全面にCVD法によりSiO2膜（９）
を被着形成した後、第２のレジストマスク（26）を形成
する。次に、第３図Ｃに示すように、この第２のレジス
トマスク（26）を介してベース領域及びエミッタ領域を
形成すべき活性領域に対応する部分のSiO2膜（９）及び
ポリサイド膜（24）を選択的にエッチング除去し、開口
（10）を形成すると共に、ポリサイド膜（24）からなる
ベース取出し電極（７）を形成する。
サイド膜（24）を含む全面にCVD法によりSiO2膜（９）
を被着形成した後、第２のレジストマスク（26）を形成
する。次に、第３図Ｃに示すように、この第２のレジス
トマスク（26）を介してベース領域及びエミッタ領域を
形成すべき活性領域に対応する部分のSiO2膜（９）及び
ポリサイド膜（24）を選択的にエッチング除去し、開口
（10）を形成すると共に、ポリサイド膜（24）からなる
ベース取出し電極（７）を形成する。
次に、第３図Ｄに示すように、熱酸化によって開口
（10）内の多結晶シリコン膜（22）及び基体シリコンの
表面に薄い熱酸化膜即ちSiO2膜（27）を形成し、しかる
後、このSiO2膜（27）をバッファにしてｐ形不純物例え
ばボロンをイオン注入し領域（6a）の面に例えばリンク
ベース領域、又は真性ベース領域、本例ではリンクベー
ス領域（11）を形成する。
（10）内の多結晶シリコン膜（22）及び基体シリコンの
表面に薄い熱酸化膜即ちSiO2膜（27）を形成し、しかる
後、このSiO2膜（27）をバッファにしてｐ形不純物例え
ばボロンをイオン注入し領域（6a）の面に例えばリンク
ベース領域、又は真性ベース領域、本例ではリンクベー
ス領域（11）を形成する。
次いで、第３図Ｅに示すようにSiO2膜をCVD法により
被着形成した後、900℃程度の熱処理でCVDSiO2膜をデン
シファイ（緻密化）する。このときの熱処理でp+多結晶
シリコン膜（22）からのボロン拡散で一部外部ベース領
域（８）が形成される。その後エッチバックして開口
（10）の側面にSiO2によるサイドウォール（12）を形成
する。
被着形成した後、900℃程度の熱処理でCVDSiO2膜をデン
シファイ（緻密化）する。このときの熱処理でp+多結晶
シリコン膜（22）からのボロン拡散で一部外部ベース領
域（８）が形成される。その後エッチバックして開口
（10）の側面にSiO2によるサイドウォール（12）を形成
する。
次に、第３図Ｆに示すようにサイドウォール（12）で
規制された開口（28）に第２の多結晶シリコン膜（13）
をCVD法により形成し、多結晶シリコン膜（13）にｐ形
不純物（例えばＢ又はBF2）をイオン注入しアニールし
て活性領域にｐ形真性ベース領域（４）を形成し、続い
てｎ形不純物（例えばヒ素）をイオン注入しアニールし
てｎ形エミッタ領域（５）を形成する。或は多結晶シリ
コン膜（13）にｐ形不純物及びｎ形不純物をイオン注入
した後、同時にアニールしてｐ形真性ベース領域（４）
及びｎ形エミッタ領域（５）を形成する。このベース及
びエミッタ形成時のアニール処理で同時にp+多結晶シリ
コン膜（22）からのボロン拡散で最終的に外部ベース領
域（８）が形成される。しかる後、SiO2膜（９）にコン
タクトホールを形成し、メタル（例えばAl）によるベー
ス電極（17）、コレクタ電極（18）及びエミッタ電極
（19）を形成する。この様にして超高速バイポーラトラ
ンジスタ（29）が製造される。
規制された開口（28）に第２の多結晶シリコン膜（13）
をCVD法により形成し、多結晶シリコン膜（13）にｐ形
不純物（例えばＢ又はBF2）をイオン注入しアニールし
て活性領域にｐ形真性ベース領域（４）を形成し、続い
てｎ形不純物（例えばヒ素）をイオン注入しアニールし
てｎ形エミッタ領域（５）を形成する。或は多結晶シリ
コン膜（13）にｐ形不純物及びｎ形不純物をイオン注入
した後、同時にアニールしてｐ形真性ベース領域（４）
及びｎ形エミッタ領域（５）を形成する。このベース及
びエミッタ形成時のアニール処理で同時にp+多結晶シリ
コン膜（22）からのボロン拡散で最終的に外部ベース領
域（８）が形成される。しかる後、SiO2膜（９）にコン
タクトホールを形成し、メタル（例えばAl）によるベー
ス電極（17）、コレクタ電極（18）及びエミッタ電極
（19）を形成する。この様にして超高速バイポーラトラ
ンジスタ（29）が製造される。
ところで、上述の第３図で示したポリサイド膜（24）
を用いてなるバイポーラトランジスタ（29）では次のよ
うな問題点（特性、信頼性の低下等）があった。即ち、
SiO2膜（９）及びポリサイド膜（24）に開口（10）を形
成した後、第３図Ｄの工程で開口（10）内の多結晶シリ
コン膜（22）及び基体シリコンの表面を熱酸化し、この
薄いSiO2膜（27）をバッファとしてリンクベース領域
（又は真性ベース領域）を形成するためのイオン注入を
行っているが、その熱酸化時に、開口（10）の側壁に金
属シリサイド膜（23）が露出しているために金属シリサ
イド膜（23）からの金属拡散（アウトディフージョン）
で金属がSiO2膜（27）にとり込まれると共に之より活性
領域中に拡散し、所謂金属汚染が発生する。この金属汚
染は活性領域でのキャリアのライフタイムの減少、再結
合電流の増大等を招くものである。また、熱酸化時にお
いてポリサイド膜（24）に応力が発生し、金属シリサイ
ド膜（23）とその上のSiO2膜（９）の剥離が発生する。
を用いてなるバイポーラトランジスタ（29）では次のよ
うな問題点（特性、信頼性の低下等）があった。即ち、
SiO2膜（９）及びポリサイド膜（24）に開口（10）を形
成した後、第３図Ｄの工程で開口（10）内の多結晶シリ
コン膜（22）及び基体シリコンの表面を熱酸化し、この
薄いSiO2膜（27）をバッファとしてリンクベース領域
（又は真性ベース領域）を形成するためのイオン注入を
行っているが、その熱酸化時に、開口（10）の側壁に金
属シリサイド膜（23）が露出しているために金属シリサ
イド膜（23）からの金属拡散（アウトディフージョン）
で金属がSiO2膜（27）にとり込まれると共に之より活性
領域中に拡散し、所謂金属汚染が発生する。この金属汚
染は活性領域でのキャリアのライフタイムの減少、再結
合電流の増大等を招くものである。また、熱酸化時にお
いてポリサイド膜（24）に応力が発生し、金属シリサイ
ド膜（23）とその上のSiO2膜（９）の剥離が発生する。
本発明は、取出し電極としてポリサイド膜を用いた場
合のかかる問題点を解消し、高性能、且つ高信頼性を有
する半導体装置の製法を提供するものである。
合のかかる問題点を解消し、高性能、且つ高信頼性を有
する半導体装置の製法を提供するものである。
本発明に係る半導体装置の製法は、第１図に示すよう
に第１導電形の半導体基体（6a）上に順次形成されたポ
リサイド膜（24）及び絶縁膜（９）に、半導体基体が臨
む開口部（10）を形成する工程と、開口部（10）内の側
面及び半導体基体面に絶縁薄膜（59）を低温CVDで形成
する工程と、絶縁薄膜（59）を通して半導体基体（6a）
に第２導電形のイオンを注入する工程と、開口部（10）
に絶縁性側壁部（12）を絶縁薄膜の形成温度より高い温
度でCVDにより形成する工程を有するものである。
に第１導電形の半導体基体（6a）上に順次形成されたポ
リサイド膜（24）及び絶縁膜（９）に、半導体基体が臨
む開口部（10）を形成する工程と、開口部（10）内の側
面及び半導体基体面に絶縁薄膜（59）を低温CVDで形成
する工程と、絶縁薄膜（59）を通して半導体基体（6a）
に第２導電形のイオンを注入する工程と、開口部（10）
に絶縁性側壁部（12）を絶縁薄膜の形成温度より高い温
度でCVDにより形成する工程を有するものである。
本発明においては、ポリサイド膜（24）及び絶縁膜
（９）に開口部（10）を形成したのち、開口部（10）内
の側面及び半導体基体面に例えば低温CVDにより絶縁薄
膜（59）を形成することにより、ポリサイド膜（24）の
金属シリサイド膜（23）からの金属拡散が抑制され活性
領域となる半導体基体面への金属汚染が防止される。ま
たその後の例えば700℃以上でのCVDSiO2による絶縁性側
壁部（12）の形成に際しても金属の取込みは下地の絶縁
薄膜（59）によって防止される。また、絶縁薄膜（59）
は熱酸化でなく低温CVDで形成されるので、金属シリサ
イド膜（23）とその上の絶縁膜（９）間の剥離も防止さ
れる。さらに、絶縁薄膜（59）を通して半導体基体に第
２導電形のイオンを注入することにより、新たにバッフ
ァとなる膜を形成する必要が無く、工程の削減が図られ
る。従って、ポリサイド膜を用いて更なる高性能化が図
れると共に、高信頼性をもって製造することができる。
（９）に開口部（10）を形成したのち、開口部（10）内
の側面及び半導体基体面に例えば低温CVDにより絶縁薄
膜（59）を形成することにより、ポリサイド膜（24）の
金属シリサイド膜（23）からの金属拡散が抑制され活性
領域となる半導体基体面への金属汚染が防止される。ま
たその後の例えば700℃以上でのCVDSiO2による絶縁性側
壁部（12）の形成に際しても金属の取込みは下地の絶縁
薄膜（59）によって防止される。また、絶縁薄膜（59）
は熱酸化でなく低温CVDで形成されるので、金属シリサ
イド膜（23）とその上の絶縁膜（９）間の剥離も防止さ
れる。さらに、絶縁薄膜（59）を通して半導体基体に第
２導電形のイオンを注入することにより、新たにバッフ
ァとなる膜を形成する必要が無く、工程の削減が図られ
る。従って、ポリサイド膜を用いて更なる高性能化が図
れると共に、高信頼性をもって製造することができる。
第１図は本発明に係る超高速バイポーラトランジスタ
の製法の実施例を示す。なお第３図と対応する部分には
同一符号を付して重複説明を省略する。
の製法の実施例を示す。なお第３図と対応する部分には
同一符号を付して重複説明を省略する。
本例においては、先ず第１図Ａに示すように、ｐ形の
シリコン基板（２）にｎ形コレクタ埋込み層（14）、ｐ
形チャネルストップ領域（15）、ｎ形コレクタ取出し領
域（16）、フィールド絶縁膜（20）で分離されたｎ形エ
ピタキシャル層による領域（6a）を形成し、さらに表面
に形成した薄いSiO2膜（21）の領域（6a）に対応した部
分を開口した後、ベース取出し電極となるp+多結晶シリ
コン膜（22）及び金属シリサイド例えばタングステンシ
リサイド（WSi）膜（23）からなるポリサイド膜（24）
を形成する。しかる後、第１のレジストマスク（25）を
介してポリサイド膜（24）をパターニングする。
シリコン基板（２）にｎ形コレクタ埋込み層（14）、ｐ
形チャネルストップ領域（15）、ｎ形コレクタ取出し領
域（16）、フィールド絶縁膜（20）で分離されたｎ形エ
ピタキシャル層による領域（6a）を形成し、さらに表面
に形成した薄いSiO2膜（21）の領域（6a）に対応した部
分を開口した後、ベース取出し電極となるp+多結晶シリ
コン膜（22）及び金属シリサイド例えばタングステンシ
リサイド（WSi）膜（23）からなるポリサイド膜（24）
を形成する。しかる後、第１のレジストマスク（25）を
介してポリサイド膜（24）をパターニングする。
次に、第１図Ｂに示すように、パターニングしたポリ
サイド膜（24）上を含む全面に絶縁膜例えばCVDによるS
iO2膜（９）を被着形成した後に、第２のレジストマス
ク（26）を形成する。
サイド膜（24）上を含む全面に絶縁膜例えばCVDによるS
iO2膜（９）を被着形成した後に、第２のレジストマス
ク（26）を形成する。
次に、第１図Ｃに示すように、第２のレジストマスク
（26）を介してベース領域及びエミッタ領域が形成され
るべき活性領域に対応する部分のSiO2膜（９）及びポリ
サイド膜（24）を例えばRIE（反応性イオンエッチン
グ）を用いて選択的にエッチング除去して領域（6a）が
臨む開口（10）を形成する。この選択エッチングにより
ポリサイド膜（24）からなるベース取出し電極（７）が
形成される。
（26）を介してベース領域及びエミッタ領域が形成され
るべき活性領域に対応する部分のSiO2膜（９）及びポリ
サイド膜（24）を例えばRIE（反応性イオンエッチン
グ）を用いて選択的にエッチング除去して領域（6a）が
臨む開口（10）を形成する。この選択エッチングにより
ポリサイド膜（24）からなるベース取出し電極（７）が
形成される。
次に、第１図Ｄに示すように、開口（10）の内面及び
SiO2膜（26）の表面全面にわたって低温（400℃程度）C
VDによる薄いSiO2膜（59）を被着形成する。この薄いSi
O2膜（59）の形成では低温（400℃）であるためタング
ステンシリサイド膜（23）からのメタルは析出されな
い。
SiO2膜（26）の表面全面にわたって低温（400℃程度）C
VDによる薄いSiO2膜（59）を被着形成する。この薄いSi
O2膜（59）の形成では低温（400℃）であるためタング
ステンシリサイド膜（23）からのメタルは析出されな
い。
次いで、開口（10）を通じ、この薄いSiO2膜（59）を
バッファにしてｐ形不純物例えばボロン（58）をイオン
注入し、領域（6a）の面に例えばリンクベース領域又は
真性ベース領域本例ではリンクベース領域（11）を形成
する。
バッファにしてｐ形不純物例えばボロン（58）をイオン
注入し、領域（6a）の面に例えばリンクベース領域又は
真性ベース領域本例ではリンクベース領域（11）を形成
する。
次に、第１図Ｅに示すようにサイドウォール（絶縁性
側壁部）形成用として全面に700℃、或はそれ以上の温
度によるCVDによりSiO2膜を被着形成し、RIEを行って開
口（10）に臨む内壁面にSiO2のサイドウォール（12）を
形成する。
側壁部）形成用として全面に700℃、或はそれ以上の温
度によるCVDによりSiO2膜を被着形成し、RIEを行って開
口（10）に臨む内壁面にSiO2のサイドウォール（12）を
形成する。
この工程での熱処理時にベース取出し電極（７）を構
成するp+多結晶シリコン膜（22）からの不純物拡散例え
ばボロン拡散で、一部外部ベース領域（８）が形成され
る。
成するp+多結晶シリコン膜（22）からの不純物拡散例え
ばボロン拡散で、一部外部ベース領域（８）が形成され
る。
次に、第１図Ｆに示すように、SiO2サイドウォール
（12）で規制された開口（28）にCVDにより最終的にエ
ミッタ取出し電極となる多結晶シリコン膜（13）を形成
し、この多結晶シリコン膜（13）にｐ形不純物例えばボ
ロンをイオン注入し800〜900℃のアニールを行いボロン
を拡散して真性ベース領域（４）を形成し、続いて多結
晶シリコン膜（13）にｎ形不純物例えばヒ素をイオン注
入し、800℃〜1000℃のアニールを行いヒ素を拡散して
エミッタ領域（５）を形成する。このベース、エミッタ
形成のアニール処理で同時にベース取出し電極（７）を
構成するp+多結晶シリコン膜（22）からボロンが拡散さ
れ、最終的な外部ベース領域（８）が形成される。しか
る後、コンタクトホールを形成し、メタル（例えばAl）
によるベース電極（17）、コレクタ電極（19）及びエミ
ッタ電極（19）を形成する。このようにして目的の超高
速バイポーラトランジスタ（60）を得る。
（12）で規制された開口（28）にCVDにより最終的にエ
ミッタ取出し電極となる多結晶シリコン膜（13）を形成
し、この多結晶シリコン膜（13）にｐ形不純物例えばボ
ロンをイオン注入し800〜900℃のアニールを行いボロン
を拡散して真性ベース領域（４）を形成し、続いて多結
晶シリコン膜（13）にｎ形不純物例えばヒ素をイオン注
入し、800℃〜1000℃のアニールを行いヒ素を拡散して
エミッタ領域（５）を形成する。このベース、エミッタ
形成のアニール処理で同時にベース取出し電極（７）を
構成するp+多結晶シリコン膜（22）からボロンが拡散さ
れ、最終的な外部ベース領域（８）が形成される。しか
る後、コンタクトホールを形成し、メタル（例えばAl）
によるベース電極（17）、コレクタ電極（19）及びエミ
ッタ電極（19）を形成する。このようにして目的の超高
速バイポーラトランジスタ（60）を得る。
かかる製法によれば、ポリサイド膜（24）を選択エッ
チングして開口（10）を形成したのち、開口（10）内に
バッファ用の薄いSiO2膜を形成する際に、第１図Ｄで示
すようにタングステンシリサイド膜面を含んで400℃程
度の低温CVDでSiO2膜（59）を形成するので、タングス
テンシリサイド膜（23）からの金属拡散、即ちタングス
テン拡散（アウトディフージョン）が抑えられ、活性領
域での金属汚染を防止することができる。
チングして開口（10）を形成したのち、開口（10）内に
バッファ用の薄いSiO2膜を形成する際に、第１図Ｄで示
すようにタングステンシリサイド膜面を含んで400℃程
度の低温CVDでSiO2膜（59）を形成するので、タングス
テンシリサイド膜（23）からの金属拡散、即ちタングス
テン拡散（アウトディフージョン）が抑えられ、活性領
域での金属汚染を防止することができる。
そして、次のSiO2サイドウォール（12）の形成時には
薄いSiO2膜（59）によってタングステンシリサイド膜面
が露出されないのでサイドウォール形成時のCVDの温度
が700℃程度あるいはそれ以上に高くても金属拡散がSiO
2膜（59）で抑えられ、サイドウォール（12）を通して
活性領域が金属汚染されることもない。従って、金属汚
染によるキャリアライフタイムの減少、再結合電流の増
大は回避され、更なる超高速性が得られる。
薄いSiO2膜（59）によってタングステンシリサイド膜面
が露出されないのでサイドウォール形成時のCVDの温度
が700℃程度あるいはそれ以上に高くても金属拡散がSiO
2膜（59）で抑えられ、サイドウォール（12）を通して
活性領域が金属汚染されることもない。従って、金属汚
染によるキャリアライフタイムの減少、再結合電流の増
大は回避され、更なる超高速性が得られる。
また、熱酸化でなくCVDによりSiO2膜（59）を形成す
るので、前述したようなタングステンシリサイド膜（2
3）とその上のSiO2膜（９）間の応力の発生による剥離
は生じない。この様に本実施例においては、より高性能
で且つ信頼性の高い超高速バイポーラトランジスタを容
易に製造することができる。
るので、前述したようなタングステンシリサイド膜（2
3）とその上のSiO2膜（９）間の応力の発生による剥離
は生じない。この様に本実施例においては、より高性能
で且つ信頼性の高い超高速バイポーラトランジスタを容
易に製造することができる。
〔発明の効果〕 本発明に係る半導体装置の製法によれば、取出し電極
にポリサイド膜を用いるので高速化を図ることができる
と共に、ポリサイド膜からの金属拡散が抑制されて活性
領域の金属汚染が防止され、さらにポリサイド膜とその
上の絶縁膜間の剥離も防止できる。また、工程の削減も
できる。従って、高性能且つ高信頼性を有する半導体装
置を製造することができる。
にポリサイド膜を用いるので高速化を図ることができる
と共に、ポリサイド膜からの金属拡散が抑制されて活性
領域の金属汚染が防止され、さらにポリサイド膜とその
上の絶縁膜間の剥離も防止できる。また、工程の削減も
できる。従って、高性能且つ高信頼性を有する半導体装
置を製造することができる。
第１図は本発明による半導体装置（バイポーラトランジ
スタ）の製法の一実施例を示す製造工程図、第２図はバ
イポーラトランジスタの従来例を示す構成図、第３図は
ポリサイド膜を用いたバイポーラトランジスタの製法の
参考例を示す製造工程図である。 （10）は開口、（７）はベース取出し電極、（12）はサ
イドウォール、（22）は多結晶シリコン膜、（23）は金
属シリサイド膜、（24）はポリサイド膜、（59）はCVDS
iO2膜である。
スタ）の製法の一実施例を示す製造工程図、第２図はバ
イポーラトランジスタの従来例を示す構成図、第３図は
ポリサイド膜を用いたバイポーラトランジスタの製法の
参考例を示す製造工程図である。 （10）は開口、（７）はベース取出し電極、（12）はサ
イドウォール、（22）は多結晶シリコン膜、（23）は金
属シリサイド膜、（24）はポリサイド膜、（59）はCVDS
iO2膜である。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/33 - 21/331 H01L 21/8222 - 21/8228 H01L 21/8232 H01L 27/03 - 27/06 101 H01L 27/08 - 27/08 101 H01L 27/082 H01L 29/68 - 29/737
Claims (1)
- 【請求項１】第１導電形の半導体基体上に順次形成され
たポリサイド膜及び絶縁膜に、該半導体基体が臨む開口
部を形成する工程と、 前記開口部内の側面及び半導体基体面に絶縁薄膜を低温
CVDで形成する工程と、 前記絶縁薄膜を通して前記半導体基体に第２導電形のイ
オンを注入する工程と、 前記開口部に絶縁性側壁部を前記絶縁薄膜の形成温度よ
り高い温度でCVDにより形成する工程と、 を有することを特徴とする半導体装置の製法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02231871A JP3127455B2 (ja) | 1990-08-31 | 1990-08-31 | 半導体装置の製法 |
| US07/751,080 US5232861A (en) | 1990-08-31 | 1991-08-28 | Method of manufacturing semiconductor device including a bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02231871A JP3127455B2 (ja) | 1990-08-31 | 1990-08-31 | 半導体装置の製法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000134530A Division JP3329332B2 (ja) | 1990-08-31 | 2000-05-08 | 半導体装置の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04112541A JPH04112541A (ja) | 1992-04-14 |
| JP3127455B2 true JP3127455B2 (ja) | 2001-01-22 |
Family
ID=16930329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02231871A Expired - Fee Related JP3127455B2 (ja) | 1990-08-31 | 1990-08-31 | 半導体装置の製法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5232861A (ja) |
| JP (1) | JP3127455B2 (ja) |
Cited By (1)
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|---|---|---|---|---|
| JPH062947U (ja) * | 1992-06-05 | 1994-01-14 | マックス株式会社 | 蓄電池駆動機器に於ける放電装置 |
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| KR100242861B1 (ko) * | 1992-04-27 | 2000-02-01 | 이데이 노부유끼 | 반도체장치의 제조방법 |
| JP3022689B2 (ja) * | 1992-08-31 | 2000-03-21 | 日本電気株式会社 | バイポーラトランジスタの製造方法 |
| US5643806A (en) * | 1993-02-28 | 1997-07-01 | Sony Corporation | Manufacturing method for making bipolar device |
| JP3156436B2 (ja) * | 1993-04-05 | 2001-04-16 | 日本電気株式会社 | ヘテロ接合バイポーラトランジスタ |
| US5389553A (en) * | 1993-06-30 | 1995-02-14 | National Semiconductor Corporation | Methods for fabrication of transistors |
| JPH0786296A (ja) * | 1993-09-10 | 1995-03-31 | Toshiba Corp | 高速バイポーラトランジスタの製造方法 |
| JP2630237B2 (ja) * | 1993-12-22 | 1997-07-16 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JPH0831841A (ja) | 1994-07-12 | 1996-02-02 | Sony Corp | 半導体装置及びその製造方法 |
| EP0709894B1 (en) * | 1994-10-28 | 2001-08-08 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno | High-frequency bipolar transistor structure, and related manufacturing process |
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| KR100208977B1 (ko) * | 1995-06-15 | 1999-07-15 | 윤종용 | 초고속 쌍극성 트랜지스터의 제조방법 |
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| DE19958062C2 (de) * | 1999-12-02 | 2002-06-06 | Infineon Technologies Ag | Verfahren zur Herstellung eines Bipolartransistors und Verfahren zur Herstellung einer integrierten Schaltungsanordnung mit einem solchen Bipolartransistor |
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| JP2006253376A (ja) * | 2005-03-10 | 2006-09-21 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| CN108109912B (zh) * | 2012-09-27 | 2021-08-03 | 罗姆股份有限公司 | 片状二极管及其制造方法、电路组件以及电子设备 |
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| DE2926874A1 (de) * | 1979-07-03 | 1981-01-22 | Siemens Ag | Verfahren zum herstellen von niederohmigen, diffundierten bereichen bei der silizium-gate-technologie |
| US4495512A (en) * | 1982-06-07 | 1985-01-22 | International Business Machines Corporation | Self-aligned bipolar transistor with inverted polycide base contact |
| US4693782A (en) * | 1985-09-06 | 1987-09-15 | Matsushita Electric Industrial Co., Ltd. | Fabrication method of semiconductor device |
| US4789648A (en) * | 1985-10-28 | 1988-12-06 | International Business Machines Corporation | Method for producing coplanar multi-level metal/insulator films on a substrate and for forming patterned conductive lines simultaneously with stud vias |
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| JPS6473766A (en) * | 1987-09-16 | 1989-03-20 | Oki Electric Ind Co Ltd | Manufacture of semiconductor integrated circuit |
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| US5024957A (en) * | 1989-02-13 | 1991-06-18 | International Business Machines Corporation | Method of fabricating a bipolar transistor with ultra-thin epitaxial base |
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-
1990
- 1990-08-31 JP JP02231871A patent/JP3127455B2/ja not_active Expired - Fee Related
-
1991
- 1991-08-28 US US07/751,080 patent/US5232861A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH062947U (ja) * | 1992-06-05 | 1994-01-14 | マックス株式会社 | 蓄電池駆動機器に於ける放電装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04112541A (ja) | 1992-04-14 |
| US5232861A (en) | 1993-08-03 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |