JPH05283432A - 縦型電界効果トランジスタおよびその製造方法 - Google Patents
縦型電界効果トランジスタおよびその製造方法Info
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Abstract
(57)【要約】
【目的】 縦型電界効果トランジスタのチャンネル長を
長くすることなくベース層を深くし、dV/dt による破壊
耐量を向上させる。 【構成】 N型の半導体基板1上にP型エピ層2を形成
し、基板1と同一導電型のN型拡散層3をゲート5下に
基板1と接触するように形成し、基板と異なるP型のベ
ース層4とそのベース層4内に基板と同じ導電型のソー
ス領域となるN型拡散層6をゲート5をマスクに形成し
た縦型電界効果トランジスタとする。 【効果】 チャンネル長を長くすることなくベース領域
を深くすることができ、dV/dt による破壊耐量を向上さ
せる。
長くすることなくベース層を深くし、dV/dt による破壊
耐量を向上させる。 【構成】 N型の半導体基板1上にP型エピ層2を形成
し、基板1と同一導電型のN型拡散層3をゲート5下に
基板1と接触するように形成し、基板と異なるP型のベ
ース層4とそのベース層4内に基板と同じ導電型のソー
ス領域となるN型拡散層6をゲート5をマスクに形成し
た縦型電界効果トランジスタとする。 【効果】 チャンネル長を長くすることなくベース領域
を深くすることができ、dV/dt による破壊耐量を向上さ
せる。
Description
【0001】
【産業上の利用分野】この発明は縦型電界効果トランジ
スタおよびその製造方法に関し、特にdv/dtによる破壊
耐量の向上を図った縦型電界効果トランジスタに関す
る。
スタおよびその製造方法に関し、特にdv/dtによる破壊
耐量の向上を図った縦型電界効果トランジスタに関す
る。
【0002】
【従来の技術】従来、この種の縦型電界トランジスタお
よびその製造方法は、図3に断面図として示すように、
N型基板1上にN型不純物層10をエピタキシャル成長
した後ソース電極コンタクト部にP- 型拡散層11を形
成し、ゲート5を形成したのちそれをマスクにP型ベー
ス層4とP+ 拡散層7とソース領域であるN+ 拡散層6
を形成し、絶縁膜8とアルミ9を形成し、P- 拡散層1
1はP型ベース層4の領域内にP型ベース層4より深く
形成されていた。
よびその製造方法は、図3に断面図として示すように、
N型基板1上にN型不純物層10をエピタキシャル成長
した後ソース電極コンタクト部にP- 型拡散層11を形
成し、ゲート5を形成したのちそれをマスクにP型ベー
ス層4とP+ 拡散層7とソース領域であるN+ 拡散層6
を形成し、絶縁膜8とアルミ9を形成し、P- 拡散層1
1はP型ベース層4の領域内にP型ベース層4より深く
形成されていた。
【0003】上記のトランジスタにおいて、OFF時に
急激に立上りかつ大きい電圧を印加(dV/dt が大きい)
すると、N型不純物層10,P型ベース層4,N+ 拡散
層6でなるソース領域をそれぞれコレクタ,ベース,エ
ミッタとする寄生のバイポーラトランジスタにおいて、
コレクタ接合(N型不純物層10とP型ベース層4との
なす接合)の容量を介してP型ベース層4に正の電位が
誘起される。正の電荷はP+ 拡散層7を介して、ソース
電極9に引出される。しかしながらN+ 拡散層6の下の
P型ベース層4の幅は狭く横方向の抵抗が大きいので奥
(ゲート5の下部当り)に誘起した正電荷をソース電極
9に引出することができず、そのあたりでP型ベース層
4の電位が高くなる。
急激に立上りかつ大きい電圧を印加(dV/dt が大きい)
すると、N型不純物層10,P型ベース層4,N+ 拡散
層6でなるソース領域をそれぞれコレクタ,ベース,エ
ミッタとする寄生のバイポーラトランジスタにおいて、
コレクタ接合(N型不純物層10とP型ベース層4との
なす接合)の容量を介してP型ベース層4に正の電位が
誘起される。正の電荷はP+ 拡散層7を介して、ソース
電極9に引出される。しかしながらN+ 拡散層6の下の
P型ベース層4の幅は狭く横方向の抵抗が大きいので奥
(ゲート5の下部当り)に誘起した正電荷をソース電極
9に引出することができず、そのあたりでP型ベース層
4の電位が高くなる。
【0004】そこで、N+ 拡散層6より電子が注入さ
れ、コレクタ(N型不純物層10)に流れる。その時ト
ランジスタが破壊される場合もある。そこで、上記した
トランジスタの場合は、P- 拡散層11を、P型ベース
層より深くしてあるので、その部分はP型ベース層の横
方向の抵抗を小さくする働きがあり、上述したdN/dt に
対する耐量を向上させている。
れ、コレクタ(N型不純物層10)に流れる。その時ト
ランジスタが破壊される場合もある。そこで、上記した
トランジスタの場合は、P- 拡散層11を、P型ベース
層より深くしてあるので、その部分はP型ベース層の横
方向の抵抗を小さくする働きがあり、上述したdN/dt に
対する耐量を向上させている。
【0005】
【発明が解決しようとする課題】しかしながら上述した
縦型電界効果トランジスタは、P型ベース領域4より深
く形成するP- 拡散層11は、表面より拡散したものな
のでP型ベース層4より深いところの濃度が低く、した
がって比抵抗が高く、横方向の抵抗を低減する効果が十
分でないという欠点があった。
縦型電界効果トランジスタは、P型ベース領域4より深
く形成するP- 拡散層11は、表面より拡散したものな
のでP型ベース層4より深いところの濃度が低く、した
がって比抵抗が高く、横方向の抵抗を低減する効果が十
分でないという欠点があった。
【0006】また、P型ベース領域4をより深く、N+
拡散層をより浅く形成して抵抗を小さくするとどちらも
ゲートをマスクに拡散しているのでチャンネル長が長く
なりトランジスタの特性がかわってしまうという問題点
があった。
拡散層をより浅く形成して抵抗を小さくするとどちらも
ゲートをマスクに拡散しているのでチャンネル長が長く
なりトランジスタの特性がかわってしまうという問題点
があった。
【0007】
【課題を解決するための手段】上記の問題を解決するた
めに、本発明は、一導電型の半導体基板上に他導電型不
純物層を形成し一導電型の拡散層をゲート下に基板と接
触するように形成し、他導電型のベース領域を前記他導
電型不純物層に接続しその表面のチャンネル形成部が前
記拡散層内にあるよう形成したことを特徴とする。
めに、本発明は、一導電型の半導体基板上に他導電型不
純物層を形成し一導電型の拡散層をゲート下に基板と接
触するように形成し、他導電型のベース領域を前記他導
電型不純物層に接続しその表面のチャンネル形成部が前
記拡散層内にあるよう形成したことを特徴とする。
【0008】その製造方法は、一導電型の半導体層上に
他導電型不純部層を有する基板を準備する工程と、その
他導電型不純物層にゲート形成予定領域に対応して一導
電型不純物を前記一導電型半導体層に接続するよう拡散
する工程と、ゲートを形成する工程と、前記ゲートをマ
スクとして他導電型ベース層とその内に一導電型ソース
層とを拡散形成する工程とを特徴とする。
他導電型不純部層を有する基板を準備する工程と、その
他導電型不純物層にゲート形成予定領域に対応して一導
電型不純物を前記一導電型半導体層に接続するよう拡散
する工程と、ゲートを形成する工程と、前記ゲートをマ
スクとして他導電型ベース層とその内に一導電型ソース
層とを拡散形成する工程とを特徴とする。
【0009】
【作用】上記の構成によると、ベース領域をチャンネル
長を長くすることなく深くすることができ、また、濃度
・深さのコントロールも容易になりdV/dt による破壊耐
量を向上させることができる。
長を長くすることなく深くすることができ、また、濃度
・深さのコントロールも容易になりdV/dt による破壊耐
量を向上させることができる。
【0010】
【実施例】以下、この発明について、図面を参照して説
明する。
明する。
【0011】図1は、この発明の一実施例の縦断面図で
ある。図において、1はN型基板、2はP型エピ層、3
はN型拡散層、4はP型ベース層、5はゲート、6はN
+ 拡散層、7はP+ 拡散層、8は絶縁膜、9はソース電
極となるアルミである。
ある。図において、1はN型基板、2はP型エピ層、3
はN型拡散層、4はP型ベース層、5はゲート、6はN
+ 拡散層、7はP+ 拡散層、8は絶縁膜、9はソース電
極となるアルミである。
【0012】次に、上記の製造方法について説明する。
N型基板1上にP型エピ層4を形成したのち、ゲートを
形成する領域にN型拡散層3をN型基板1に達するよう
に形成する。そのあと、ゲート5を形成しそれをマスク
にP型ベース層4、N+ 拡散層6を拡散形成する。さら
にP+ 拡散層7、絶縁膜8、ソース電極であるアルミ9
を形成する。
N型基板1上にP型エピ層4を形成したのち、ゲートを
形成する領域にN型拡散層3をN型基板1に達するよう
に形成する。そのあと、ゲート5を形成しそれをマスク
にP型ベース層4、N+ 拡散層6を拡散形成する。さら
にP+ 拡散層7、絶縁膜8、ソース電極であるアルミ9
を形成する。
【0013】この構成によれば、チャンネル長を長くす
ることなく、P型ベース層を深くすることができ、P型
エピ層であるので深さ,不純物濃度のコントロールが容
易になりdV/dt 破壊耐量を上げることができる。
ることなく、P型ベース層を深くすることができ、P型
エピ層であるので深さ,不純物濃度のコントロールが容
易になりdV/dt 破壊耐量を上げることができる。
【0014】上記実施例においてはN拡散層3は表面か
ら基板1に達する拡散を行ったが、あらかじめ基板1表
面に埋込拡散をした後P型エピ層を形成し、表裏より拡
散して接続すれば拡散時間が短くてすむ。
ら基板1に達する拡散を行ったが、あらかじめ基板1表
面に埋込拡散をした後P型エピ層を形成し、表裏より拡
散して接続すれば拡散時間が短くてすむ。
【実施例2】図2はこの発明の第2の実施例の縦断面図
である。この実施例では、前記第1の実施例の不純物を
すべて逆導電型としたこと以外第1の実施例と同じであ
るため同一部分には同一参照符号を付してその説明を省
略する。
である。この実施例では、前記第1の実施例の不純物を
すべて逆導電型としたこと以外第1の実施例と同じであ
るため同一部分には同一参照符号を付してその説明を省
略する。
【0015】この構成でも第1の実施例と同様の効果が
得られる。
得られる。
【0016】以上の実施例においては、一導電型(たと
えばN+ 型)基板上に他導電層(P型)をエピタキシャ
ル形成した基板を用いたが、他導電型基板(たとえばP
型)の片面に一導電型(N+ )を拡散形成したものを用
いても良い。
えばN+ 型)基板上に他導電層(P型)をエピタキシャ
ル形成した基板を用いたが、他導電型基板(たとえばP
型)の片面に一導電型(N+ )を拡散形成したものを用
いても良い。
【0017】
【発明の効果】以上説明したように、この発明は、一導
電型の半導体基板上に他導電型不純物層を形成し、一導
電型の拡散層を前記トランジスタのゲート下に基板と接
触するように形成し、他導電型のベース領域とそのベー
ス領域内に一導電型のソース領域をゲートをマスクに形
成したことにより、チャンネル長を長くすることなくベ
ース領域を深くすることがきで、厚さ、不純物濃度のコ
ントロールは容易になり、dV/dt による破壊耐量を上げ
ることができる。
電型の半導体基板上に他導電型不純物層を形成し、一導
電型の拡散層を前記トランジスタのゲート下に基板と接
触するように形成し、他導電型のベース領域とそのベー
ス領域内に一導電型のソース領域をゲートをマスクに形
成したことにより、チャンネル長を長くすることなくベ
ース領域を深くすることがきで、厚さ、不純物濃度のコ
ントロールは容易になり、dV/dt による破壊耐量を上げ
ることができる。
【図1】 この発明の第1の実施例の縦断面図
【図2】 この発明の第2の実施例の縦断面図
【図3】 従来技術の縦断面図
1 N型基板 2 P型エピ層 3 N+ 型拡散層 4 P型ベース層 5 ゲート 6 N+ 拡散層 7 P+ 拡散層 8 絶縁膜 9 アルミ 10 N型エピ層 11 P- 拡散層 12 P型基板 13 P型拡散層 14 N型ベース層
Claims (2)
- 【請求項1】一導電型の半導体基板上に他導電型不純物
層を有し、前記他導電型不純物層内に一導電型の拡散層
を基板と接触するように有し、他導電型のベース領域を
その表面にあるチャンネル形成部分が前記一導電型の拡
散層内にあって前記他導電型不純物層に接続して形成さ
れたことを特徴とする縦型電界効果トランジスタ。 - 【請求項2】一導電型の半導体層上に他導電型不純物層
を有する基板を準備する工程と、 その他導電型不純物層にゲート形成予定領域に対応して
一導電型不純物を前記一導電型半導体層に接続する拡散
する工程と、 ゲートを形成する工程と、 前記ゲートをマスクとして他導電型ベース層とその内に
一導電型ソース層を拡散する工程とを有することを特徴
とする縦型電界効果トランジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4077107A JPH05283432A (ja) | 1992-03-31 | 1992-03-31 | 縦型電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4077107A JPH05283432A (ja) | 1992-03-31 | 1992-03-31 | 縦型電界効果トランジスタおよびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05283432A true JPH05283432A (ja) | 1993-10-29 |
Family
ID=13624563
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4077107A Pending JPH05283432A (ja) | 1992-03-31 | 1992-03-31 | 縦型電界効果トランジスタおよびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05283432A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08125172A (ja) * | 1994-10-28 | 1996-05-17 | Nec Yamagata Ltd | 縦型電界効果トランジスタ及びその製造方法 |
EP1081768A2 (en) * | 1999-08-20 | 2001-03-07 | Shindengen Electric Manufacturing Company, Limited | Insulated gate field-effect transistor and method of making the same |
JP2002246595A (ja) * | 2001-02-19 | 2002-08-30 | Shindengen Electric Mfg Co Ltd | トランジスタ |
-
1992
- 1992-03-31 JP JP4077107A patent/JPH05283432A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08125172A (ja) * | 1994-10-28 | 1996-05-17 | Nec Yamagata Ltd | 縦型電界効果トランジスタ及びその製造方法 |
EP1081768A2 (en) * | 1999-08-20 | 2001-03-07 | Shindengen Electric Manufacturing Company, Limited | Insulated gate field-effect transistor and method of making the same |
EP1081768A3 (en) * | 1999-08-20 | 2001-08-22 | Shindengen Electric Manufacturing Company, Limited | Insulated gate field-effect transistor and method of making the same |
US6703665B1 (en) | 1999-08-20 | 2004-03-09 | Shindengen Electric Manufacturing Co., Ltd. | Transistor |
JP2002246595A (ja) * | 2001-02-19 | 2002-08-30 | Shindengen Electric Mfg Co Ltd | トランジスタ |
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