JP2524842B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2524842B2 JP2524842B2 JP1291602A JP29160289A JP2524842B2 JP 2524842 B2 JP2524842 B2 JP 2524842B2 JP 1291602 A JP1291602 A JP 1291602A JP 29160289 A JP29160289 A JP 29160289A JP 2524842 B2 JP2524842 B2 JP 2524842B2
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- transfer gate
- semiconductor substrate
- memory cell
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体記憶装置に関し、特に信号電荷の
蓄積容量を増大し得るキャパシタの構造の改善に関する
ものである。
蓄積容量を増大し得るキャパシタの構造の改善に関する
ものである。
［従来の技術］ 半導体記憶装置のうち、記憶情報のランダムな入出力
が可能なものにダイナミックランダムアクセスメモリ
（DRAM）がある。一般に、DRAMは多数の記憶情報を蓄積
する記憶領域であるメモリセルアレイと、外部との入出
力に必要な周辺回路とから構成される。第６図は、一般
的なDRAMの構成を示すブロック図である。本図を参照し
て、まずDRAM50は、記憶情報の伝達信号を蓄積するため
のメモリセルアレイ51と、単位記憶回路を構成するメモ
リセルを選択するためのアドレス信号を外部から受ける
ためのローアンドカラムアドレスバッファ52と、そのア
ドレス信号を解読することによりメモリセルを指定する
ためのロウデコーダ53およびカラムデコーダ54と、指定
されたメモリセルに蓄積された信号を増幅して読出すセ
ンスリフレッシュアンプ55と、データ入出力のためのデ
ータインバッファ56およびデータアウトバッファ57と、
クロック信号を発生するクロックジェネレータ58とを含
んでいる。
が可能なものにダイナミックランダムアクセスメモリ
（DRAM）がある。一般に、DRAMは多数の記憶情報を蓄積
する記憶領域であるメモリセルアレイと、外部との入出
力に必要な周辺回路とから構成される。第６図は、一般
的なDRAMの構成を示すブロック図である。本図を参照し
て、まずDRAM50は、記憶情報の伝達信号を蓄積するため
のメモリセルアレイ51と、単位記憶回路を構成するメモ
リセルを選択するためのアドレス信号を外部から受ける
ためのローアンドカラムアドレスバッファ52と、そのア
ドレス信号を解読することによりメモリセルを指定する
ためのロウデコーダ53およびカラムデコーダ54と、指定
されたメモリセルに蓄積された信号を増幅して読出すセ
ンスリフレッシュアンプ55と、データ入出力のためのデ
ータインバッファ56およびデータアウトバッファ57と、
クロック信号を発生するクロックジェネレータ58とを含
んでいる。
第７図は、メモリセルアレイ51において１対のビット
線を含むメモリセルの等価回路図である。第７図を参照
して、メモリセルは１つのトランスファゲートトランジ
スタ２と１つのキャパシタ10とを含む。トランスファゲ
ートトランジスタ２のゲートはワード線４に接続され、
ソース・ドレイン領域の一方はビット線26に接続され、
さらに他方のソース・ドレイン領域はキャパシタ10に接
続されている。
線を含むメモリセルの等価回路図である。第７図を参照
して、メモリセルは１つのトランスファゲートトランジ
スタ２と１つのキャパシタ10とを含む。トランスファゲ
ートトランジスタ２のゲートはワード線４に接続され、
ソース・ドレイン領域の一方はビット線26に接続され、
さらに他方のソース・ドレイン領域はキャパシタ10に接
続されている。
メモリセルへのデータの書込は以下のように行なわれ
る。まずワード線４が活性化され、トランスファゲート
トランジスタ２がオンする。そして、ビット線26に書込
むべき情報に対応したHighレベルまたはLowレベルの電
位が与えられる。そして、キャパシタ10にビット線26の
電位に対応した電荷が蓄積される。その後、ワード線４
が不活性化されてトランスファゲートトランジスタ２が
オフする。この結果、キャパシタ10にはデータに対応し
た電荷が蓄積される。
る。まずワード線４が活性化され、トランスファゲート
トランジスタ２がオンする。そして、ビット線26に書込
むべき情報に対応したHighレベルまたはLowレベルの電
位が与えられる。そして、キャパシタ10にビット線26の
電位に対応した電荷が蓄積される。その後、ワード線４
が不活性化されてトランスファゲートトランジスタ２が
オフする。この結果、キャパシタ10にはデータに対応し
た電荷が蓄積される。
読出動作は以下のように行なわれる。ビット線26は予
め電気的に孤立されたフローティング状態に保持され
る。ワード線４が活性化されると、トランスファゲート
トランジスタ２がオンする。キャパシタ10に蓄積された
電荷がビット線26に与えられる。これによりビット線26
にはわずか数100mVの電位変化が現われる。現われた電
位変化はセンスアンプ55によって増幅されて読出信号と
なる。
め電気的に孤立されたフローティング状態に保持され
る。ワード線４が活性化されると、トランスファゲート
トランジスタ２がオンする。キャパシタ10に蓄積された
電荷がビット線26に与えられる。これによりビット線26
にはわずか数100mVの電位変化が現われる。現われた電
位変化はセンスアンプ55によって増幅されて読出信号と
なる。
以上のように、読出時にはキャパシタ10に蓄積された
情報電荷がビット線26に再分配され、その際の電位変化
が検出される。キャパシタ10の容量はその電極の表面積
の増減に比例する。そのため、高集積化のためにキャパ
シタサイズを縮小していくと、蓄積される信号電荷量が
減少する。このために検出される電位変化も小さくな
り、誤読出のおそれが生じる。また、信号電荷量の減少
によってメモリセルのソフトエラー耐性も低くなる。そ
のため、高集積化に伴ないキャパシタの平面的なサイズ
を縮小してもキャパシタに蓄積できる電荷量、すなわち
容量を確保するために、キャパシタの構造の改善が従来
より行なわれている。
情報電荷がビット線26に再分配され、その際の電位変化
が検出される。キャパシタ10の容量はその電極の表面積
の増減に比例する。そのため、高集積化のためにキャパ
シタサイズを縮小していくと、蓄積される信号電荷量が
減少する。このために検出される電位変化も小さくな
り、誤読出のおそれが生じる。また、信号電荷量の減少
によってメモリセルのソフトエラー耐性も低くなる。そ
のため、高集積化に伴ないキャパシタの平面的なサイズ
を縮小してもキャパシタに蓄積できる電荷量、すなわち
容量を確保するために、キャパシタの構造の改善が従来
より行なわれている。
その一例について説明する。第8A図および第8B図は、
DRAMのメモリセルアレイの部分平面図およびその切断線
VIII−VIIIに沿った方向からの断面構造図を示してい
る。この例に示すDRAMは、たとえば「NOVEL STACKED CA
PACITOR CELL FOR 64MbDRAM」（′89 Symposium on VLS
I Technology Digest of Technical Papers,pp69−70,
W.Wakamiya et al.）に開示されている。
DRAMのメモリセルアレイの部分平面図およびその切断線
VIII−VIIIに沿った方向からの断面構造図を示してい
る。この例に示すDRAMは、たとえば「NOVEL STACKED CA
PACITOR CELL FOR 64MbDRAM」（′89 Symposium on VLS
I Technology Digest of Technical Papers,pp69−70,
W.Wakamiya et al.）に開示されている。
この第8A図および第8B図には各々６ビットおよび３ビ
ット分のメモリセルが示されている。第8A図、第8B図を
参照して、ｐ型シリコン基板１表面の素子分離領域に
は、フィールドシールドゲート電極20がゲート絶縁膜21
を介して形成されている。フィールドシールドゲート電
極20に囲まれるｐ型シリコン基板１表面の素子形成領域
には、複数のメモリセルが形成されている。メモリセル
は１つのトランスファゲートトランジスタ２と１つのキ
ャパシタ10とを備える。
ット分のメモリセルが示されている。第8A図、第8B図を
参照して、ｐ型シリコン基板１表面の素子分離領域に
は、フィールドシールドゲート電極20がゲート絶縁膜21
を介して形成されている。フィールドシールドゲート電
極20に囲まれるｐ型シリコン基板１表面の素子形成領域
には、複数のメモリセルが形成されている。メモリセル
は１つのトランスファゲートトランジスタ２と１つのキ
ャパシタ10とを備える。
トランスファゲートトランジスタ２はｐ型シリコン基
板１表面に形成された１対のn+不純物領域（ソース・ド
レイン）５、５と、この１対のn+不純物領域５、５に挾
まれるｐ型シリコン基板１の表面領域上にゲート酸化膜
３を介して形成されたゲート電極（ワード線）４とを備
える。ゲート電極４の周囲は絶縁膜６によって覆われて
いる。
板１表面に形成された１対のn+不純物領域（ソース・ド
レイン）５、５と、この１対のn+不純物領域５、５に挾
まれるｐ型シリコン基板１の表面領域上にゲート酸化膜
３を介して形成されたゲート電極（ワード線）４とを備
える。ゲート電極４の周囲は絶縁膜６によって覆われて
いる。
キャパシタ10は下部電極（ストレージノード）11と、
下部電極11の表面を覆って形成された誘電体層12および
その表面上に形成された上部電極（セルプレート）13と
を備える。下部電極11はトランスファゲートトランジス
タ２の一方のn+不純物領域５に接続される第１の部分11
aと、基板の主表面から上方に向かって延びた円筒状の
第２の部分11bとを備える。誘電体層12は、特にこの下
部電極11の第２の部分11bの内外表面に沿って形成され
ている。したがって、この部分がキャパシタ容量を増大
させるのに寄与している。このような構造のキャパシタ
を円筒型キャパシタと称す。
下部電極11の表面を覆って形成された誘電体層12および
その表面上に形成された上部電極（セルプレート）13と
を備える。下部電極11はトランスファゲートトランジス
タ２の一方のn+不純物領域５に接続される第１の部分11
aと、基板の主表面から上方に向かって延びた円筒状の
第２の部分11bとを備える。誘電体層12は、特にこの下
部電極11の第２の部分11bの内外表面に沿って形成され
ている。したがって、この部分がキャパシタ容量を増大
させるのに寄与している。このような構造のキャパシタ
を円筒型キャパシタと称す。
トランスファゲートトランジスタ２のキャパシタ10に
接続されない他方のn+不純物領域５には層間絶縁層27中
に形成されたコンタクトホール25を介してビット線26が
接続されている。また、フィールドシールドゲート電極
20の上部には絶縁膜22を介してワード線４、４が形成さ
れている。キャパシタ10の一部は絶縁膜６および窒化膜
14を介してワード線４の上部にまで延在している。
接続されない他方のn+不純物領域５には層間絶縁層27中
に形成されたコンタクトホール25を介してビット線26が
接続されている。また、フィールドシールドゲート電極
20の上部には絶縁膜22を介してワード線４、４が形成さ
れている。キャパシタ10の一部は絶縁膜６および窒化膜
14を介してワード線４の上部にまで延在している。
［発明が解決しようとする課題］ 上記のように、従来のDRAMでは、キャパシタの容量を
増大させるためにキャパシタの円筒状の部分を形成して
いる。しかしながら、円筒型キャパシタにおいても製造
上の制約や配線構造上の制約などから無制限に高く形成
することはできない。しかも、さらに高集積化が進展す
るにつれて、キャパシタ10の平面的な占有面積は縮小さ
れ、その結果キャパシタ10の円筒部分の径も縮小せざる
を得なくなる。したがって、高集積化の進展に対しても
所定のキャパシタ容量を確保し得る新たなキャパシタの
構造が望まれるようになった。
増大させるためにキャパシタの円筒状の部分を形成して
いる。しかしながら、円筒型キャパシタにおいても製造
上の制約や配線構造上の制約などから無制限に高く形成
することはできない。しかも、さらに高集積化が進展す
るにつれて、キャパシタ10の平面的な占有面積は縮小さ
れ、その結果キャパシタ10の円筒部分の径も縮小せざる
を得なくなる。したがって、高集積化の進展に対しても
所定のキャパシタ容量を確保し得る新たなキャパシタの
構造が望まれるようになった。
この発明は上記のような問題点を解消するためになさ
れたもので、互いに隣接するメモリセル間の余剰空間を
利用してキャパシタ容量を増大し得る構造のキャパシタ
を備えた半導体記憶装置を提供することを目的とする。
れたもので、互いに隣接するメモリセル間の余剰空間を
利用してキャパシタ容量を増大し得る構造のキャパシタ
を備えた半導体記憶装置を提供することを目的とする。
［課題を解決するための手段］ 上記目的を達成する請求項１に記載の本発明の半導体
記憶装置は、半導体基板の主表面に形成されるととも
に、１つのトランスファゲートトランジスタと１つのキ
ャパシタとからなるメモリセルが複数行および複数列に
配設されたものにおいて、 各メモリセルにおけるキャパシタは、対応のトランスフ
ァゲートトランジスタに電気的に接続され、半導体基板
の主表面に対して垂直方向に延在し、かつ筒状に形成さ
れた垂直部分、およびこの垂直部分から外側および内側
それぞれに延在して形成され、前記半導体基板の主表面
に対して実質的に平行な水平部分を有する第１の電極層
と、この第１の電極層に誘電体層を介して対向配置され
た第２の電極層とを有している。
記憶装置は、半導体基板の主表面に形成されるととも
に、１つのトランスファゲートトランジスタと１つのキ
ャパシタとからなるメモリセルが複数行および複数列に
配設されたものにおいて、 各メモリセルにおけるキャパシタは、対応のトランスフ
ァゲートトランジスタに電気的に接続され、半導体基板
の主表面に対して垂直方向に延在し、かつ筒状に形成さ
れた垂直部分、およびこの垂直部分から外側および内側
それぞれに延在して形成され、前記半導体基板の主表面
に対して実質的に平行な水平部分を有する第１の電極層
と、この第１の電極層に誘電体層を介して対向配置され
た第２の電極層とを有している。
また請求項２に記載の本発明の半導体記憶装置は、複
数行および複数列に配設され、それぞれが半導体基板の
主表面に形成されるとともに、１つのトランスファゲー
トトランジスタと１つのキャパシタとからなる複数のメ
モリセルと、複数行に配設され、それぞれが対向した行
に配設された複数のメモリセルにおけるトランスファゲ
ートトランジスタに接続されるワード線とを有したもの
において、各メモリセルにおけるキャパシタは、対応の
トランスファゲートトランジスタに電気的に接続され、
半導体基板の主表面に対して垂直方向に延在しかつ筒状
に形成されるとともに、一部が隣接する行の一方の行に
位置するワード線の真上の領域にこのワード線と電気的
に絶縁された状態で形成された垂直部分、およびこの垂
直部分から延在して形成され、半導体基板の主表面に対
して実質的に平行な水平部分を有する第１の電極層と、
この第１の電極層に誘電体層を介して対向配置された第
２の電極層とを有している。
数行および複数列に配設され、それぞれが半導体基板の
主表面に形成されるとともに、１つのトランスファゲー
トトランジスタと１つのキャパシタとからなる複数のメ
モリセルと、複数行に配設され、それぞれが対向した行
に配設された複数のメモリセルにおけるトランスファゲ
ートトランジスタに接続されるワード線とを有したもの
において、各メモリセルにおけるキャパシタは、対応の
トランスファゲートトランジスタに電気的に接続され、
半導体基板の主表面に対して垂直方向に延在しかつ筒状
に形成されるとともに、一部が隣接する行の一方の行に
位置するワード線の真上の領域にこのワード線と電気的
に絶縁された状態で形成された垂直部分、およびこの垂
直部分から延在して形成され、半導体基板の主表面に対
して実質的に平行な水平部分を有する第１の電極層と、
この第１の電極層に誘電体層を介して対向配置された第
２の電極層とを有している。
［作用］ キャパシタの電荷蓄積容量は、誘電体層を介して対向
する第１および第２電極層の対向面積に比例する。した
がって、請求項１に記載の本発明の半導体装置におい
て、第１電極層を構成する筒状垂直部分から外側および
内側に延在する水平部分の外表面を電荷蓄積領域として
利用することが可能であり、この部分が電荷蓄積容量の
増大を実現する。
する第１および第２電極層の対向面積に比例する。した
がって、請求項１に記載の本発明の半導体装置におい
て、第１電極層を構成する筒状垂直部分から外側および
内側に延在する水平部分の外表面を電荷蓄積領域として
利用することが可能であり、この部分が電荷蓄積容量の
増大を実現する。
また、請求項２に記載された発明のように、キャパシ
タの第１電極層の筒状に形成された垂直部分が、隣接す
る行のワード線の真上の領域に形成されていることによ
り、当該筒状部の直径が大きく確保することができるた
め、キャパシタの対向面積部として使用される当該筒状
部の内側および外側の側壁面の面積が大きくなり、その
結果、単位行面積あたりの電荷蓄積領域面積を大きくす
ることができる。
タの第１電極層の筒状に形成された垂直部分が、隣接す
る行のワード線の真上の領域に形成されていることによ
り、当該筒状部の直径が大きく確保することができるた
め、キャパシタの対向面積部として使用される当該筒状
部の内側および外側の側壁面の面積が大きくなり、その
結果、単位行面積あたりの電荷蓄積領域面積を大きくす
ることができる。
［実施例］ 以下、この発明の一実施例を図を用いて説明する。
第1A図は、この発明の第１の実施例によるDRAMのメモ
リセルアレイの部分平面構造図である。また、第1B図
は、第1A図中の切断線Ｉ−Ｉに沿った方向からのメモリ
セルの断面構造図である。たとえば、第1B図には４ビッ
ト分のメモリセルが示されている。メモリセルは１つの
トランスファゲートトランジスタ２と１つのキャパシタ
10とを含む。
リセルアレイの部分平面構造図である。また、第1B図
は、第1A図中の切断線Ｉ−Ｉに沿った方向からのメモリ
セルの断面構造図である。たとえば、第1B図には４ビッ
ト分のメモリセルが示されている。メモリセルは１つの
トランスファゲートトランジスタ２と１つのキャパシタ
10とを含む。
トランスファゲートトランジスタ２は１対のn+不純物
領域５、５と、この不純物領域の間に位置するｐ型シリ
コン基板１表面上にゲート酸化膜３を介して形成された
ゲート電極（ワード線）４とを備える。
領域５、５と、この不純物領域の間に位置するｐ型シリ
コン基板１表面上にゲート酸化膜３を介して形成された
ゲート電極（ワード線）４とを備える。
次に、この発明の特徴であるキャパシタ10の構造につ
いて説明する。キャパシタ10の下部電極11は説明の便宜
上３つの部分から構成される。第１の部分はトランスフ
ァゲートトランジスタ２の一方のn+不純物領域５に接続
され、かつその一端がゲート電極４の上部に絶縁膜６を
介して乗上げ、その他端がフィールドシールドゲート電
極20の上部を走るワード線４の上部に絶縁膜６を介して
延在している。
いて説明する。キャパシタ10の下部電極11は説明の便宜
上３つの部分から構成される。第１の部分はトランスフ
ァゲートトランジスタ２の一方のn+不純物領域５に接続
され、かつその一端がゲート電極４の上部に絶縁膜６を
介して乗上げ、その他端がフィールドシールドゲート電
極20の上部を走るワード線４の上部に絶縁膜６を介して
延在している。
第２の部分は、第１の部分の上面からｐ型シリコン基
板１の主表面上方に向かって延びた円筒状に形成されて
いる。
板１の主表面上方に向かって延びた円筒状に形成されて
いる。
さらに第３の部分は、第２の部分の円筒状の外表面か
らｐ型シリコン基板１の平面方向に庇状に張出してい
る。また、この庇状の第３の部分は平面的には円筒状の
第２の部分に倣って円板状に形成されている。
らｐ型シリコン基板１の平面方向に庇状に張出してい
る。また、この庇状の第３の部分は平面的には円筒状の
第２の部分に倣って円板状に形成されている。
誘電体層12は下部電極11の第１の部分11aないし第３
の部分11cの表面に沿って形成されている。さらに上部
電極13は誘電体層12の表面を覆うように形成されてい
る。
の部分11cの表面に沿って形成されている。さらに上部
電極13は誘電体層12の表面を覆うように形成されてい
る。
また、平面的な配置構造において、互いに隣り合うキ
ャパシタは、下部電極11の第３の部分11cを互いに異な
る高さ位置に形成し、基板表面の上下方向において重な
り領域15を構成している。この重なり領域15を設けるこ
とにより、下部電極11の第３の部分11cの庇を長く形成
し、キャパシタ容量の拡大を図っている。
ャパシタは、下部電極11の第３の部分11cを互いに異な
る高さ位置に形成し、基板表面の上下方向において重な
り領域15を構成している。この重なり領域15を設けるこ
とにより、下部電極11の第３の部分11cの庇を長く形成
し、キャパシタ容量の拡大を図っている。
次に、この発明の第２の実施例によるDRAMのメモリセ
ルの構造を説明する。第2A図は、メモリセルアレイの部
分平面構造図であり、第2B図は、第2A図中の切断線II−
IIに沿った方向からのメモリセルの断面構造図である。
この第２の実施例は、第１の実施例の変形例であり、下
部電極11の第３の部分11cがさらに円筒状の第２の部分1
1bの内方側へ向かって延びた庇部分110を有することで
ある。この第３の部分11cの庇部分110によってさらにキ
ャパシタ10の容量が増大する。また、さらにビット線26
のコンタクトホール25に近接する部分においては、キャ
パシタの下部電極11の第３の部分11cに部分的に切欠部1
6を設けている。この切欠部16を設けることにより、ビ
ット線26とキャパシタ10との絶縁性を十分に確保する。
なお、この切欠部16の形状は図示のように三角形、台
形、弧状などどのような形状であっても構わない。
ルの構造を説明する。第2A図は、メモリセルアレイの部
分平面構造図であり、第2B図は、第2A図中の切断線II−
IIに沿った方向からのメモリセルの断面構造図である。
この第２の実施例は、第１の実施例の変形例であり、下
部電極11の第３の部分11cがさらに円筒状の第２の部分1
1bの内方側へ向かって延びた庇部分110を有することで
ある。この第３の部分11cの庇部分110によってさらにキ
ャパシタ10の容量が増大する。また、さらにビット線26
のコンタクトホール25に近接する部分においては、キャ
パシタの下部電極11の第３の部分11cに部分的に切欠部1
6を設けている。この切欠部16を設けることにより、ビ
ット線26とキャパシタ10との絶縁性を十分に確保する。
なお、この切欠部16の形状は図示のように三角形、台
形、弧状などどのような形状であっても構わない。
さらに、この発明の第３の実施例によるDRAMのメモリ
セルの構造について説明する。第3A図は第３の実施例の
DRAMのメモリセルの平面構造図であり、第3B図は第3A図
中の切断線III−IIIに沿った方向からの断面構造図であ
る。第３の実施例は第１の実施例によるキャパシタの変
形例である。すなわち、キャパシタ10の下部電極11の第
３の部分11cは、その上面あるいは下面に突出部11eが形
成されている。さらに、隣接するキャパシタ10、10間が
重なり合う領域15においては、一方のキャパシタの下部
電極11の突出部11eと他方のキャパシタの下部電極11の
突出部11eとが互いに噛合うように配置される。
セルの構造について説明する。第3A図は第３の実施例の
DRAMのメモリセルの平面構造図であり、第3B図は第3A図
中の切断線III−IIIに沿った方向からの断面構造図であ
る。第３の実施例は第１の実施例によるキャパシタの変
形例である。すなわち、キャパシタ10の下部電極11の第
３の部分11cは、その上面あるいは下面に突出部11eが形
成されている。さらに、隣接するキャパシタ10、10間が
重なり合う領域15においては、一方のキャパシタの下部
電極11の突出部11eと他方のキャパシタの下部電極11の
突出部11eとが互いに噛合うように配置される。
さらに、この発明の変形例について第４図および第５
図を用いて説明する。すなわち、この発明においては、
キャパシタの下部電極11の特に第２の部分11bおよび第
３の部分11cの形状は任意に設定することが可能であ
る。一例として、第４図では、キャパシタ10の下部電極
11は、円筒形の第２の部分11bと長方形の第３の部分11c
との組合わせが模式的に示されている。また、第５図で
は箱形の第２の部分11bと長方形状の第３の部分11cの組
合わせが模式的に示されている。なお、これらは例示に
すぎず、たとえば、多角形断面、楕円断面などの第２の
部分11bと多角形、楕円形などの第３の部分11cとの組合
わせで構成しても構わない。また、これらの下部電極11
の形状に関する変形例は、上記第２および第３の実施例
に組合わわせて実施することが可能である。
図を用いて説明する。すなわち、この発明においては、
キャパシタの下部電極11の特に第２の部分11bおよび第
３の部分11cの形状は任意に設定することが可能であ
る。一例として、第４図では、キャパシタ10の下部電極
11は、円筒形の第２の部分11bと長方形の第３の部分11c
との組合わせが模式的に示されている。また、第５図で
は箱形の第２の部分11bと長方形状の第３の部分11cの組
合わせが模式的に示されている。なお、これらは例示に
すぎず、たとえば、多角形断面、楕円断面などの第２の
部分11bと多角形、楕円形などの第３の部分11cとの組合
わせで構成しても構わない。また、これらの下部電極11
の形状に関する変形例は、上記第２および第３の実施例
に組合わわせて実施することが可能である。
さらに、上記実施例では、キャパシタの下部電極11の
第３の部分11cが一層の場合について示したが、２層以
上の庇状部分を形成し、隣接するキャパシタ間で複数の
庇状の第３の部分を交互に重ね合わせて配置しても構わ
ない。
第３の部分11cが一層の場合について示したが、２層以
上の庇状部分を形成し、隣接するキャパシタ間で複数の
庇状の第３の部分を交互に重ね合わせて配置しても構わ
ない。
［発明の効果］ このように、この発明による半導体記憶装置は、互い
に隣接するメモリセル間の余剰空間を利用して信号保持
用受動素子の電極層を相互に重なり合うように延在させ
て構成したので、信号電荷の蓄積容量が増大し、高集積
化においても所定の記憶容量を有する信頼性の高い半導
体記憶装置を実現することができる。
に隣接するメモリセル間の余剰空間を利用して信号保持
用受動素子の電極層を相互に重なり合うように延在させ
て構成したので、信号電荷の蓄積容量が増大し、高集積
化においても所定の記憶容量を有する信頼性の高い半導
体記憶装置を実現することができる。
第1A図は、この発明の第１の実施例によるDRAMのメモリ
セルの平面構造図である。第1B図は、第1A図中の切断線
Ｉ−Ｉに沿った方向からの断面構造図である。第2A図
は、この発明の第２の実施例によるDRAMのメモリセルの
平面構造図であり、第2B図は、第2A図中の切断線II−II
に沿った方向からの断面構造図である。第3A図は、この
発明の第３の実施例によるDRAMのメモリセルの平面構造
図であり、第3B図は、第3A図中の切断線III−IIIに沿っ
た方向からの断面構造図である。第４図および第５図
は、この発明のDRAMの変形例を示すキャパシタの平面形
状を模式的に示した平面形状模式図である。 第６図は、一般的なDRAMの構成を示すブロック図であ
る。第７図は、１組のビット線対を含むメモリセルの等
価回路図である。第8A図は、従来のDRAMのメモリセルの
平面構造を示す平面構造図である。第8B図は、第8A図中
の切断線VIII−VIIIに沿った方向からの断面構造図であ
る。 図において、１はｐ型シリコン基板、２はトランスファ
ゲートトランジスタ、10はキャパシタ、11は下部電極、
11aは下部電極の第１の部分、11bは下部電極の第２の部
分、11cは下部電極の第３の部分、11dは下部電極の第３
の部分11cの庇部、11eは、下部電極の第３の部分11cの
突出部、12は誘電体層、13は上部電極、15はキャパシタ
の重なり領域を示している。 なお、図中、同一符号は同一または相当部分を示す。
セルの平面構造図である。第1B図は、第1A図中の切断線
Ｉ−Ｉに沿った方向からの断面構造図である。第2A図
は、この発明の第２の実施例によるDRAMのメモリセルの
平面構造図であり、第2B図は、第2A図中の切断線II−II
に沿った方向からの断面構造図である。第3A図は、この
発明の第３の実施例によるDRAMのメモリセルの平面構造
図であり、第3B図は、第3A図中の切断線III−IIIに沿っ
た方向からの断面構造図である。第４図および第５図
は、この発明のDRAMの変形例を示すキャパシタの平面形
状を模式的に示した平面形状模式図である。 第６図は、一般的なDRAMの構成を示すブロック図であ
る。第７図は、１組のビット線対を含むメモリセルの等
価回路図である。第8A図は、従来のDRAMのメモリセルの
平面構造を示す平面構造図である。第8B図は、第8A図中
の切断線VIII−VIIIに沿った方向からの断面構造図であ
る。 図において、１はｐ型シリコン基板、２はトランスファ
ゲートトランジスタ、10はキャパシタ、11は下部電極、
11aは下部電極の第１の部分、11bは下部電極の第２の部
分、11cは下部電極の第３の部分、11dは下部電極の第３
の部分11cの庇部、11eは、下部電極の第３の部分11cの
突出部、12は誘電体層、13は上部電極、15はキャパシタ
の重なり領域を示している。 なお、図中、同一符号は同一または相当部分を示す。
Claims (2)
- 【請求項１】半導体基板の主表面に形成されるととも
に、１つのトランスファゲートトランジスタと１つのキ
ャパシタとからなるメモリセルが複数行および複数列に
配設されたものにおいて、 前記各メモリセルにおけるキャパシタは、対応のトラン
スファゲートトランジスタに電気的に接続され、前記半
導体基板の主表面に対して垂直方向に延在し、かつ筒状
に形成された垂直部分、およびこの垂直部分から外側お
よび内側それぞれに延在して形成され、前記半導体基板
の主表面に対して実質的に平行な水平部分を有する第１
の電極層と、 この第１の電極層に誘電体層を介して対向配置された第
２の電極層とを有していることを特徴とする半導体記憶
装置。 - 【請求項２】複数行および複数列に配設され、それぞれ
が半導体基板の主表面に形成されるとともに、１つのト
ランスファゲートトランジスタと１つのキャパシタとか
らなる複数のメモリセルと、複数行に配設され、それぞ
れが対向した行に配設された複数のメモリセルにおける
トランスファゲートトランジスタに接続されるワード線
とを有したものにおいて、 前記各メモリセルにおけるキャパシタは、 対応のトランスファゲートトランジスタに電気的に接続
され、前記半導体基板の主表面に対して垂直方向に延在
しかつ筒状に形成されるとともに、一部が隣接する行の
一方の行に位置するワード線の真上の領域にこのワード
線と電気的に絶縁された状態で形成された垂直部分、お
よびこの垂直部分から延在して形成され、前記半導体基
板の主表面に対して実質的に平行な水平部分を有する第
１の電極層と、 この第１の電極層に誘電体層を介して対向配置された第
２の電極層とを有していることを特徴とする半導体記憶
装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1291602A JP2524842B2 (ja) | 1989-11-08 | 1989-11-08 | 半導体記憶装置 |
| KR1019900017118A KR940002391B1 (ko) | 1989-11-08 | 1990-10-25 | 반도체기억장치 |
| US07/605,324 US5072270A (en) | 1989-11-08 | 1990-10-30 | Stacked capacitor type dynamic random access memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1291602A JP2524842B2 (ja) | 1989-11-08 | 1989-11-08 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03151663A JPH03151663A (ja) | 1991-06-27 |
| JP2524842B2 true JP2524842B2 (ja) | 1996-08-14 |
Family
ID=17771072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1291602A Expired - Lifetime JP2524842B2 (ja) | 1989-11-08 | 1989-11-08 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5072270A (ja) |
| JP (1) | JP2524842B2 (ja) |
| KR (1) | KR940002391B1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5241201A (en) * | 1990-04-02 | 1993-08-31 | Matsushita Electric Industrial Co., Ltd. | Dram with concentric adjacent capacitors |
| KR100198659B1 (ko) * | 1996-05-16 | 1999-06-15 | 구본준 | 메모리 셀, 메모리 장치 및 그의 제조 방법 |
| TW243541B (ja) * | 1991-08-31 | 1995-03-21 | Samsung Electronics Co Ltd | |
| JPH06260609A (ja) * | 1992-06-10 | 1994-09-16 | Mitsubishi Electric Corp | 筒型キャパシタを有する半導体記憶装置およびその製造方法 |
| KR960012257B1 (ko) * | 1993-02-12 | 1996-09-18 | 엘지반도체 주식회사 | 반도체 장치의 캐패시터 노드 제조방법 |
| US5856220A (en) * | 1996-02-08 | 1999-01-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for fabricating a double wall tub shaped capacitor |
| US5796138A (en) * | 1996-08-16 | 1998-08-18 | United Microelectronics Corporation | Semiconductor memory device having a tree type capacitor |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59231851A (ja) * | 1983-06-14 | 1984-12-26 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリセル |
| JPS63104466A (ja) * | 1986-10-22 | 1988-05-09 | Mitsubishi Electric Corp | Ｍｏｓ型ダイナミツクｒａｍ |
| JPS6394669A (ja) * | 1986-10-08 | 1988-04-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
| DE3856143T2 (de) * | 1987-06-17 | 1998-10-29 | Fujitsu Ltd | Verfahren zum Herstellen einer dynamischen Speicherzelle mit wahlfreiem Zugriff |
| JP2645069B2 (ja) * | 1988-04-07 | 1997-08-25 | 富士通株式会社 | 半導体集積回路装置 |
| JP2674085B2 (ja) * | 1988-05-18 | 1997-11-05 | 富士通株式会社 | ダイナミック型半導体記憶装置及びその製造方法 |
| JP2742271B2 (ja) * | 1988-09-30 | 1998-04-22 | 株式会社日立製作所 | 半導体記憶装置及びその製造方法 |
| JPH0294471A (ja) * | 1988-09-30 | 1990-04-05 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| JPH0379072A (ja) * | 1989-08-22 | 1991-04-04 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
-
1989
- 1989-11-08 JP JP1291602A patent/JP2524842B2/ja not_active Expired - Lifetime
-
1990
- 1990-10-25 KR KR1019900017118A patent/KR940002391B1/ko not_active IP Right Cessation
- 1990-10-30 US US07/605,324 patent/US5072270A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5072270A (en) | 1991-12-10 |
| KR940002391B1 (ko) | 1994-03-24 |
| KR910010750A (ko) | 1991-06-29 |
| JPH03151663A (ja) | 1991-06-27 |
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