JPH0645552A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH0645552A JPH0645552A JP4217202A JP21720292A JPH0645552A JP H0645552 A JPH0645552 A JP H0645552A JP 4217202 A JP4217202 A JP 4217202A JP 21720292 A JP21720292 A JP 21720292A JP H0645552 A JPH0645552 A JP H0645552A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film
- contact hole
- storage electrode
- impurity diffusion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 積層型キャパシタセル構造のＤＲＡＭにおい
て、ゲート電極とキャパシタの蓄積電極との接触を防止
し、かつキャパシタ容量の増大を図る。 【構成】 ゲート電極１０４および高濃度ｎ型拡散層１
０５ａ、１０５ｂを有するＭＩＳ型トランジスタと、蓄
積電極１１０、誘電体膜１１１および対向電極１１２か
ら構成される積層型キャパシタと、を備えるメモリセル
において、ＢＰＳＧ膜１０７、二酸化シリコン膜１０６
に形成されたｎ型拡散層１０５ａ上のコンタクト孔の内
壁にはＢＰＳＧ膜１０７の表面より高く突出した側壁酸
化膜１０９が形成されている。
て、ゲート電極とキャパシタの蓄積電極との接触を防止
し、かつキャパシタ容量の増大を図る。 【構成】 ゲート電極１０４および高濃度ｎ型拡散層１
０５ａ、１０５ｂを有するＭＩＳ型トランジスタと、蓄
積電極１１０、誘電体膜１１１および対向電極１１２か
ら構成される積層型キャパシタと、を備えるメモリセル
において、ＢＰＳＧ膜１０７、二酸化シリコン膜１０６
に形成されたｎ型拡散層１０５ａ上のコンタクト孔の内
壁にはＢＰＳＧ膜１０７の表面より高く突出した側壁酸
化膜１０９が形成されている。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、特に、ＭＩＳ型トランジスタをスイッ
チング素子とし積層型キャパシタを情報記憶素子とする
ＤＲＡＭメモリセルを有する半導体装置およびその製造
方法に関する。
製造方法に関し、特に、ＭＩＳ型トランジスタをスイッ
チング素子とし積層型キャパシタを情報記憶素子とする
ＤＲＡＭメモリセルを有する半導体装置およびその製造
方法に関する。
【０００２】
【従来の技術】この種、従来のメモリセルの構造および
その製造方法について図８乃至図１１を参照して説明す
る。まず、ｐ型シリコン基板２０１の表面を選択的に酸
化してフィールド酸化膜２０２を形成し、その後、フィ
ールド酸化膜の形成されていない領域に熱酸化によりゲ
ート酸化膜２０３を形成する。
その製造方法について図８乃至図１１を参照して説明す
る。まず、ｐ型シリコン基板２０１の表面を選択的に酸
化してフィールド酸化膜２０２を形成し、その後、フィ
ールド酸化膜の形成されていない領域に熱酸化によりゲ
ート酸化膜２０３を形成する。
【０００３】次に、ポリシリコンを堆積しこれをパター
ニングしてゲート電極２０４を形成し、続いて、リン
（Ｐ）をイオン注入してソース・ドレイン領域となる高
濃度ｎ型拡散層２０５ａ、２０５ｂを形成する。次に、
作製されたＭＩＳ型トランジスタの表面を二酸化シリコ
ン膜２０６によって被覆する（図８）。
ニングしてゲート電極２０４を形成し、続いて、リン
（Ｐ）をイオン注入してソース・ドレイン領域となる高
濃度ｎ型拡散層２０５ａ、２０５ｂを形成する。次に、
作製されたＭＩＳ型トランジスタの表面を二酸化シリコ
ン膜２０６によって被覆する（図８）。
【０００４】然る後、リソグラフィ技術を用いて二酸化
シリコン膜２０６を選択的にエッチングすることによ
り、高濃度ｎ型拡散層２０５ａの表面を露出させる第１
のコンタクト孔２０８を開孔する。次に、リンドープさ
れたポリシリコン膜を成膜し、これをリソグラフィ技術
を用いてパターニングして高濃度ｎ型拡散層２０５ａと
接触する、キャパシタの蓄積電極２１０を形成する（図
９）。
シリコン膜２０６を選択的にエッチングすることによ
り、高濃度ｎ型拡散層２０５ａの表面を露出させる第１
のコンタクト孔２０８を開孔する。次に、リンドープさ
れたポリシリコン膜を成膜し、これをリソグラフィ技術
を用いてパターニングして高濃度ｎ型拡散層２０５ａと
接触する、キャパシタの蓄積電極２１０を形成する（図
９）。
【０００５】次いで、熱酸化により蓄積電極２１０の表
面に誘電体膜２１１を形成し、さらにその上にリンドー
プポリシリコン膜を成膜した後、これをリソグラフィ技
術を用いて所望の形状にパターニングしてキャパシタの
対向電極２１２を形成する（図１０）。
面に誘電体膜２１１を形成し、さらにその上にリンドー
プポリシリコン膜を成膜した後、これをリソグラフィ技
術を用いて所望の形状にパターニングしてキャパシタの
対向電極２１２を形成する（図１０）。
【０００６】次に、表面に二酸化シリコンを堆積して層
間絶縁膜２１３を形成し、続いて、層間絶縁膜２１３お
よび二酸化シリコン膜２０６に選択的にエッチングを施
して高濃度ｎ型拡散層２０５ｂの表面を露出させる第２
のコンタクト孔２１４を形成する。最後にシリサイド膜
を成膜し、これをパターニングしてビット線２１５を形
成すれば、図１１に示す従来例の積層型キャパシタを有
するメモリセルが得られる。
間絶縁膜２１３を形成し、続いて、層間絶縁膜２１３お
よび二酸化シリコン膜２０６に選択的にエッチングを施
して高濃度ｎ型拡散層２０５ｂの表面を露出させる第２
のコンタクト孔２１４を形成する。最後にシリサイド膜
を成膜し、これをパターニングしてビット線２１５を形
成すれば、図１１に示す従来例の積層型キャパシタを有
するメモリセルが得られる。
【０００７】
【発明が解決しようとする課題】上述した従来の積層型
キャパシタを有するメモリセル構造では、高集積化、微
細化が進むにつれてゲート電極と蓄積電極とを電気的に
絶縁するための製造マージンを保つことが困難となる。
また、従来例では単位セル当たりの面積が小さくなるこ
とにより、デバイスが要求するキャパシタ容量を確保す
るのが困難となってきており、セルサイズを拡大するこ
となく容量を増加させる手段が求められていた。
キャパシタを有するメモリセル構造では、高集積化、微
細化が進むにつれてゲート電極と蓄積電極とを電気的に
絶縁するための製造マージンを保つことが困難となる。
また、従来例では単位セル当たりの面積が小さくなるこ
とにより、デバイスが要求するキャパシタ容量を確保す
るのが困難となってきており、セルサイズを拡大するこ
となく容量を増加させる手段が求められていた。
【０００８】よって、本発明の目的とするところは、第
１に、ゲート電極と蓄積電極との間のマージンを縮小し
ても両電極間に短絡事故の発生する可能性の生じること
のないようにして、高集積化に好適な構造の半導体装置
を提供することであり、第２に、メモリセルの平面上の
面積を拡大することなくデバイスの要求する容量を確保
できるようにして半導体装置の動作信頼性を高めること
である。
１に、ゲート電極と蓄積電極との間のマージンを縮小し
ても両電極間に短絡事故の発生する可能性の生じること
のないようにして、高集積化に好適な構造の半導体装置
を提供することであり、第２に、メモリセルの平面上の
面積を拡大することなくデバイスの要求する容量を確保
できるようにして半導体装置の動作信頼性を高めること
である。
【０００９】
【課題を解決するための手段】本発明の半導体装置は、
（ａ） ゲート電極（１０４）と一対の不純物拡散層
（１０５ａ、１０５ｂ）を有し、絶縁膜（１０６、１０
７）により被覆されているＭＩＳ型トランジスタと、
（ｂ） 前記絶縁膜に形成されたコンタクト孔（１０
８）を介して前記不純物拡散層の一方の領域（１０５
ａ）と接触し、かつ前記絶縁膜上に延在する蓄積電極
（１１０）と、前記蓄積電極の表面を被覆する誘電体膜
（１１１）と、該誘電体膜を介して前記蓄積電極と対向
して延在する対向電極（１１２）とを有する積層型キャ
パシタと、を具備するものであって、（ｃ） 前記コン
タクト孔の内壁には側壁絶縁膜（１０９）が形成されて
いることを特徴としている。また、蓄積電極は前記コン
タクト孔の内部を完全には埋め込まないように形成する
ことができ、さらに、側壁絶縁膜は、前記絶縁膜の表面
より高く突出するように形成することができる。
（ａ） ゲート電極（１０４）と一対の不純物拡散層
（１０５ａ、１０５ｂ）を有し、絶縁膜（１０６、１０
７）により被覆されているＭＩＳ型トランジスタと、
（ｂ） 前記絶縁膜に形成されたコンタクト孔（１０
８）を介して前記不純物拡散層の一方の領域（１０５
ａ）と接触し、かつ前記絶縁膜上に延在する蓄積電極
（１１０）と、前記蓄積電極の表面を被覆する誘電体膜
（１１１）と、該誘電体膜を介して前記蓄積電極と対向
して延在する対向電極（１１２）とを有する積層型キャ
パシタと、を具備するものであって、（ｃ） 前記コン
タクト孔の内壁には側壁絶縁膜（１０９）が形成されて
いることを特徴としている。また、蓄積電極は前記コン
タクト孔の内部を完全には埋め込まないように形成する
ことができ、さらに、側壁絶縁膜は、前記絶縁膜の表面
より高く突出するように形成することができる。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図７は、本発明の一実施例を示す断面図で
あり、図１乃至図６はその製造工程段階の状態を示す断
面図である。本実施例の半導体装置を作製するには、ま
ず、ｐ型シリコン基板１０１の表面を選択的に酸化し
て、素子分離のためのフィールド酸化膜１０２を形成
し、続いて、フィールド酸化膜の形成されていないシリ
コン基板上に熱酸化により膜厚１５０Åのゲート酸化膜
１０３を形成する。続いて、全面に膜厚２０００Åのリ
ンドープポリシリコン膜を成膜しこれをパターニングし
てワード線を兼ねるゲート電極１０４を形成し、さら
に、ゲート電極をマスクとしたリンのイオン注入によ
り、ソース・ドレイン領域となる高濃度ｎ型拡散層１０
５ａ、１０５ｂを形成してＭＩＳ型トランジスタの作製
を完了する。次に、ＭＩＳ型トランジスタ上を膜厚２０
００Åの二酸化シリコン膜１０６で覆う（図１）。
て説明する。図７は、本発明の一実施例を示す断面図で
あり、図１乃至図６はその製造工程段階の状態を示す断
面図である。本実施例の半導体装置を作製するには、ま
ず、ｐ型シリコン基板１０１の表面を選択的に酸化し
て、素子分離のためのフィールド酸化膜１０２を形成
し、続いて、フィールド酸化膜の形成されていないシリ
コン基板上に熱酸化により膜厚１５０Åのゲート酸化膜
１０３を形成する。続いて、全面に膜厚２０００Åのリ
ンドープポリシリコン膜を成膜しこれをパターニングし
てワード線を兼ねるゲート電極１０４を形成し、さら
に、ゲート電極をマスクとしたリンのイオン注入によ
り、ソース・ドレイン領域となる高濃度ｎ型拡散層１０
５ａ、１０５ｂを形成してＭＩＳ型トランジスタの作製
を完了する。次に、ＭＩＳ型トランジスタ上を膜厚２０
００Åの二酸化シリコン膜１０６で覆う（図１）。
【００１１】その上にさらに厚さ８０００ÅのＢＰＳＧ
（Borophosphosilicate glass ）膜１０７を形成し、熱
処理を施した後、リソグラフィ技術を用いて高濃度ｎ型
拡散層１０５ａ上に第１のコンタクト孔１０８を形成す
る（図２）。然る後、第１のコンタクト孔１０８の内壁
上を含む全面に膜厚２０００Åの二酸化シリコン膜１０
９ａを形成する（図３）。
（Borophosphosilicate glass ）膜１０７を形成し、熱
処理を施した後、リソグラフィ技術を用いて高濃度ｎ型
拡散層１０５ａ上に第１のコンタクト孔１０８を形成す
る（図２）。然る後、第１のコンタクト孔１０８の内壁
上を含む全面に膜厚２０００Åの二酸化シリコン膜１０
９ａを形成する（図３）。
【００１２】異方性のドライエッチングにより、二酸化
シリコン膜１０９ａの平坦部分を完全に除去しさらにＢ
ＰＳＧ膜１０８が５０００Åの膜厚に膜減りするように
エッチバックを行う。このエッチバックにより、ＢＰＳ
Ｇ膜と二酸化シリコン膜とのエッチングレートの違いか
ら、コンタクト孔１０８の内壁にその先端がＢＰＳＧ膜
１０７の表面より突き出た側壁酸化膜１０９が形成され
る（図４）。
シリコン膜１０９ａの平坦部分を完全に除去しさらにＢ
ＰＳＧ膜１０８が５０００Åの膜厚に膜減りするように
エッチバックを行う。このエッチバックにより、ＢＰＳ
Ｇ膜と二酸化シリコン膜とのエッチングレートの違いか
ら、コンタクト孔１０８の内壁にその先端がＢＰＳＧ膜
１０７の表面より突き出た側壁酸化膜１０９が形成され
る（図４）。
【００１３】その後、厚さ１０００Åのリンドープされ
たポリシリコン膜を第１のコンタクト孔１０８内を完全
には埋め込まないように成膜し、リソグラフィ技術を用
いてこのポリシリコン膜を所望の形状にパターニングす
ることにより、高濃度ｎ型拡散層１０５ａに電気的に接
続された積層型キャパシタの蓄積電極１１０を形成する
（図５）。
たポリシリコン膜を第１のコンタクト孔１０８内を完全
には埋め込まないように成膜し、リソグラフィ技術を用
いてこのポリシリコン膜を所望の形状にパターニングす
ることにより、高濃度ｎ型拡散層１０５ａに電気的に接
続された積層型キャパシタの蓄積電極１１０を形成する
（図５）。
【００１４】次に、熱酸化により蓄積電極１１０の表面
に膜厚８０Åの誘電体膜１１１を形成し、さらにその上
に厚さ２０００Åのリンドープされたポリシリコン膜を
成膜した後、リソグラフィ技術を用いてこのポリシリコ
ン膜を蓄積電極１１０を覆う形状にパターニングして積
層型キャパシタのもう一方の電極である対向電極１１２
を形成する（図６）。
に膜厚８０Åの誘電体膜１１１を形成し、さらにその上
に厚さ２０００Åのリンドープされたポリシリコン膜を
成膜した後、リソグラフィ技術を用いてこのポリシリコ
ン膜を蓄積電極１１０を覆う形状にパターニングして積
層型キャパシタのもう一方の電極である対向電極１１２
を形成する（図６）。
【００１５】次いで、二酸化シリコンを堆積して層間絶
縁膜１１３を形成し、リソグラフィ技術を用いて高濃度
ｎ型拡散層１０５ｂ上に第２のコンタクト孔１１４を開
孔する。最後にシリサイド膜を成長させこれをパターニ
ングして、第２のコンタクト孔を介してｎ型拡散層１０
５ｂと電気的に接続されたビット線１１５を形成するこ
とにより、図７に示す本実施例の半導体装置の作製を完
了する。
縁膜１１３を形成し、リソグラフィ技術を用いて高濃度
ｎ型拡散層１０５ｂ上に第２のコンタクト孔１１４を開
孔する。最後にシリサイド膜を成長させこれをパターニ
ングして、第２のコンタクト孔を介してｎ型拡散層１０
５ｂと電気的に接続されたビット線１１５を形成するこ
とにより、図７に示す本実施例の半導体装置の作製を完
了する。
【００１６】以上、好ましい実施例について説明した
が、本発明は上記実施例に限定されるものではなく、各
種の変更が可能である。例えば、ＢＰＳＧ膜１０７に代
え、ＰＳＧ（Phosphosilicate glass ）膜を用いること
ができ、また側壁絶縁膜を窒化シリコン膜によって形成
することができる。さらに誘電体膜をＣＶＤ法によって
形成することができ、また異種材料の複合膜によって誘
電体膜を構成することもできる。
が、本発明は上記実施例に限定されるものではなく、各
種の変更が可能である。例えば、ＢＰＳＧ膜１０７に代
え、ＰＳＧ（Phosphosilicate glass ）膜を用いること
ができ、また側壁絶縁膜を窒化シリコン膜によって形成
することができる。さらに誘電体膜をＣＶＤ法によって
形成することができ、また異種材料の複合膜によって誘
電体膜を構成することもできる。
【００１７】
【発明の効果】以上説明したように、本発明の半導体装
置は、ＭＩＳ型トランジスタのソース、ドレイン領域と
積層型キャパシタの蓄積電極とを接続するためのコンタ
クト孔内に側壁絶縁膜を設けたものであるので、本発明
によれば、ゲート電極と蓄積電極との間に側壁絶縁膜が
介在することになり、ゲート電極とコンタクト孔との間
のマージンを小さくすることができる。さらに、コンタ
クト孔の実効断面積をリソグラフィ技術の限界以下に縮
小することができるため、半導体装置の小型化に資する
ことができる。
置は、ＭＩＳ型トランジスタのソース、ドレイン領域と
積層型キャパシタの蓄積電極とを接続するためのコンタ
クト孔内に側壁絶縁膜を設けたものであるので、本発明
によれば、ゲート電極と蓄積電極との間に側壁絶縁膜が
介在することになり、ゲート電極とコンタクト孔との間
のマージンを小さくすることができる。さらに、コンタ
クト孔の実効断面積をリソグラフィ技術の限界以下に縮
小することができるため、半導体装置の小型化に資する
ことができる。
【００１８】また、コンタクト孔内部を蓄積電極によっ
て埋め込まないようにしたことにより、さらに側壁絶縁
膜を高く突出した形状としたことにより、蓄積電極の表
面積を大幅に拡大することができる。よって、本発明に
よれば、メモリセルの面積を拡大することなく、デバイ
スが要求する十分なキャパシタ容量を確保することが可
能となり、半導体装置の動作安定性を向上させることが
できる。
て埋め込まないようにしたことにより、さらに側壁絶縁
膜を高く突出した形状としたことにより、蓄積電極の表
面積を大幅に拡大することができる。よって、本発明に
よれば、メモリセルの面積を拡大することなく、デバイ
スが要求する十分なキャパシタ容量を確保することが可
能となり、半導体装置の動作安定性を向上させることが
できる。
【図１】 本発明の一実施例の一製造工程段階を示す断
面図。
面図。
【図２】 本発明の一実施例の一製造工程段階を示す断
面図。
面図。
【図３】 本発明の一実施例の一製造工程段階を示す断
面図。
面図。
【図４】 本発明の一実施例の一製造工程段階を示す断
面図。
面図。
【図５】 本発明の一実施例の一製造工程段階を示す断
面図。
面図。
【図６】 本発明の一実施例の一製造工程段階を示す断
面図。
面図。
【図７】 本発明の一実施例の断面図。
【図８】 従来例の一製造工程段階を示す断面図。
【図９】 従来例の一製造工程段階を示す断面図。
【図１０】 従来例の一製造工程段階を示す断面図。
【図１１】 従来例の断面図。
１０１、２０１ ｐ型シリコン基板 １０２、２０２ フィールド酸化膜 １０３、２０３ ゲート酸化膜 １０４、２０４ ゲート電極 １０５ａ、１０５ｂ、２０５ａ、２０５ｂ 高濃度ｎ型
拡散層 １０６、２０６ 二酸化シリコン膜 １０７ ＢＰＳＧ膜 １０８、２０８ 第１のコンタクト孔 １０９ 側壁酸化膜 １０９ａ 二酸化シリコン膜 １１０、２１０ 蓄積電極 １１１、２１１ 誘電体膜 １１２、２１２ 対向電極 １１３、２１３ 層間絶縁膜 １１４、２１４ 第２のコンタクト孔 １１５、２１５ ビット線
拡散層 １０６、２０６ 二酸化シリコン膜 １０７ ＢＰＳＧ膜 １０８、２０８ 第１のコンタクト孔 １０９ 側壁酸化膜 １０９ａ 二酸化シリコン膜 １１０、２１０ 蓄積電極 １１１、２１１ 誘電体膜 １１２、２１２ 対向電極 １１３、２１３ 層間絶縁膜 １１４、２１４ 第２のコンタクト孔 １１５、２１５ ビット線
Claims (5)
- 【請求項１】 （ａ） ゲート電極（１０４）と一対の
不純物拡散層（１０５ａ、１０５ｂ）を有し、絶縁膜
（１０６、１０７）により被覆されているＭＩＳ型トラ
ンジスタと、 （ｂ） 前記絶縁膜に形成されたコンタクト孔（１０
８）を介して前記不純物拡散層の一方の領域（１０５
ａ）と接触し、かつ前記絶縁膜上に延在する蓄積電極
（１１０）と、前記蓄積電極の表面を被覆する誘電体膜
（１１１）と、該誘電体膜を介して前記蓄積電極と対向
して延在する対向電極（１１２）とを有する積層型キャ
パシタと、 を具備する半導体装置において、 前記コンタクト孔の内壁には側壁絶縁膜（１０９）が形
成されていることを特徴とする半導体装置。 - 【請求項２】 前記蓄積電極が前記コンタクト孔内を完
全には埋め込まないように前記側壁絶縁膜上を被覆して
いる請求項１記載の半導体装置。 - 【請求項３】 前記側壁絶縁膜が前記絶縁膜の表面より
高く突出している請求項１または２記載の半導体装置。 - 【請求項４】 （ａ） 半導体基板上にゲート電極（１
０４）とソース・ドレイン領域を構成する一対の不純物
拡散層（１０５ａ、１０５ｂ）を有するＭＩＳ型トラン
ジスタを形成する工程と、 （ｂ） 前記ＭＩＳ型トランジスタ上を絶縁膜（１０
６、１０７）で覆い、該絶縁膜を選択的エッチングして
前記不純物拡散層の一方の領域（１０５ａ）上の表面を
露出させるコンタクト孔（１０８）を形成する工程と、 （ｃ） コンタクト孔内壁を含む全表面に側壁絶縁膜形
成用材料層（１０９ａ）を被着し、これをエッチバック
して前記コンタクトの内壁を覆う側壁絶縁膜（１０９）
を形成する工程と、 （ｄ） 導電性材料層を被着し、これをパターニングす
ることにより、前記不純物拡散層の一方（１０５ａ）と
接触し、一部前記絶縁膜上に延在する蓄積電極（１１
０）を形成する工程と、 （ｅ） 前記蓄積電極の表面を被覆する誘電体膜（１１
１）を形成する工程と、 （ｆ） 前記誘電体膜を介して前記蓄積電極上を被覆す
る対向電極（１１２）を形成する工程と、 を含む半導体の製造方法。 - 【請求項５】 （ａ） 半導体基板上にゲート電極（１
０４）とソース・ドレイン領域を構成する一対の不純物
拡散層（１０５ａ、１０５ｂ）を有するＭＩＳ型トラン
ジスタを形成する工程と、 （ｂ） 前記ＭＩＳ型トランジスタ上を下層絶縁膜（１
０６）および上層絶縁膜（１０７）からなる２層絶縁膜
で覆い、該２層絶縁膜を選択的にエッチングして前記不
純物拡散層の一方の領域（１０５ａ）上の表面を露出さ
せるコンタクト孔（１０８）を形成する工程と、 （ｃ） 前記上層絶縁膜（１０７）の材料とは異なる材
料を用いて前記コンタクト孔内壁を含む全表面に側壁絶
縁膜形成用材料層（１０９ａ）を被着し、前記側壁絶縁
膜形成材料層に対するエッチングレートより前記上層絶
縁膜に対するエッチングレートの方が高いエッチング条
件でエッチバックを行って前記コンタクト孔の内壁を覆
い先端部が前記上層絶縁膜から突出する側壁絶縁膜（１
０９）を形成する工程と、 （ｄ） 導電性材料を前記コンタクト孔内を完全には埋
め込まないように被着し、これをパターニングすること
により、前記不純物拡散層の一方（１０５ａ）と接触
し、一部前記上層絶縁膜上に延在する蓄積電極（１１
０）を形成する工程と、 （ｅ） 前記蓄積電極の表面を被覆する誘電体膜（１１
１）を形成する工程と、 （ｆ） 前記誘電体膜を介して前記蓄積電極上を被覆す
る対向電極（１１２）を形成する工程と、 を含む半導体の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4217202A JP2865155B2 (ja) | 1992-07-23 | 1992-07-23 | 半導体装置およびその製造方法 |
| US08/096,728 US5385858A (en) | 1992-07-23 | 1993-07-23 | Method for fabricating semiconductor device having memory cell of stacked capacitor type |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4217202A JP2865155B2 (ja) | 1992-07-23 | 1992-07-23 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0645552A true JPH0645552A (ja) | 1994-02-18 |
| JP2865155B2 JP2865155B2 (ja) | 1999-03-08 |
Family
ID=16700469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4217202A Expired - Fee Related JP2865155B2 (ja) | 1992-07-23 | 1992-07-23 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5385858A (ja) |
| JP (1) | JP2865155B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998028795A1 (fr) * | 1996-12-20 | 1998-07-02 | Hitachi, Ltd. | Dispositif memoire a semi-conducteur et procede de fabrication associe |
| US6576510B2 (en) | 1999-06-17 | 2003-06-10 | Hitachi Ltd | Method of producing a semiconductor memory device using a self-alignment process |
| KR101693480B1 (ko) * | 2015-12-21 | 2017-01-06 | 주식회사 서연씨엔에프 | 헤드레스트의 위치조절 구조 |
| US11890979B2 (en) | 2019-09-20 | 2024-02-06 | Ts Tech Co., Ltd. | Headrest |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5635418A (en) * | 1995-03-23 | 1997-06-03 | Micron Technology, Inc. | Method of making a resistor |
| US5698466A (en) * | 1996-12-16 | 1997-12-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Tungsten tunnel-free process |
| KR100399965B1 (ko) * | 1996-12-30 | 2004-05-17 | 주식회사 하이닉스반도체 | 반도체 장치의 전하저장 전극 콘택 형성방법 |
| US6214727B1 (en) | 1997-02-11 | 2001-04-10 | Micron Technology, Inc. | Conductive electrical contacts, capacitors, DRAMs, and integrated circuitry, and methods of forming conductive electrical contacts, capacitors, DRAMs, and integrated circuitry |
| US5918122A (en) * | 1997-02-11 | 1999-06-29 | Micron Technology, Inc. | Methods of forming integrated circuitry, DRAM cells and capacitors |
| US6238971B1 (en) | 1997-02-11 | 2001-05-29 | Micron Technology, Inc. | Capacitor structures, DRAM cell structures, and integrated circuitry, and methods of forming capacitor structures, integrated circuitry and DRAM cell structures |
| US5981333A (en) | 1997-02-11 | 1999-11-09 | Micron Technology, Inc. | Methods of forming capacitors and DRAM arrays |
| US5905280A (en) | 1997-02-11 | 1999-05-18 | Micron Technology, Inc. | Capacitor structures, DRAM cell structures, methods of forming capacitors, methods of forming DRAM cells, and integrated circuits incorporating capacitor structures and DRAM cell structures |
| US6359302B1 (en) | 1997-10-16 | 2002-03-19 | Micron Technology, Inc. | DRAM cells and integrated circuitry, and capacitor structures |
| US7977726B2 (en) * | 2007-08-31 | 2011-07-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | DRAM cell with enhanced capacitor area and the method of manufacturing the same |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5071783A (en) * | 1987-06-17 | 1991-12-10 | Fujitsu Limited | Method of producing a dynamic random access memory device |
| JPH01257364A (ja) * | 1988-04-07 | 1989-10-13 | Hitachi Ltd | 半導体装置の製造方法 |
| JP2633650B2 (ja) * | 1988-09-30 | 1997-07-23 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
| US5084405A (en) * | 1991-06-07 | 1992-01-28 | Micron Technology, Inc. | Process to fabricate a double ring stacked cell structure |
| US5162248A (en) * | 1992-03-13 | 1992-11-10 | Micron Technology, Inc. | Optimized container stacked capacitor DRAM cell utilizing sacrificial oxide deposition and chemical mechanical polishing |
-
1992
- 1992-07-23 JP JP4217202A patent/JP2865155B2/ja not_active Expired - Fee Related
-
1993
- 1993-07-23 US US08/096,728 patent/US5385858A/en not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998028795A1 (fr) * | 1996-12-20 | 1998-07-02 | Hitachi, Ltd. | Dispositif memoire a semi-conducteur et procede de fabrication associe |
| US6407420B1 (en) | 1996-12-20 | 2002-06-18 | Hitachi, Ltd. | Integrated circuit device having line width determined by side wall spacer provided in openings formed in insulating film for connection conductors |
| US6576510B2 (en) | 1999-06-17 | 2003-06-10 | Hitachi Ltd | Method of producing a semiconductor memory device using a self-alignment process |
| US6661048B2 (en) | 1999-06-17 | 2003-12-09 | Hitachi, Ltd. | Semiconductor memory device having self-aligned wiring conductor |
| KR101693480B1 (ko) * | 2015-12-21 | 2017-01-06 | 주식회사 서연씨엔에프 | 헤드레스트의 위치조절 구조 |
| US11890979B2 (en) | 2019-09-20 | 2024-02-06 | Ts Tech Co., Ltd. | Headrest |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2865155B2 (ja) | 1999-03-08 |
| US5385858A (en) | 1995-01-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6682975B2 (en) | Semiconductor memory device having self-aligned contact and fabricating method thereof | |
| JPH10135425A (ja) | 半導体集積回路装置およびその製造方法 | |
| US6333233B1 (en) | Semiconductor device with self-aligned contact and its manufacture | |
| JP2865155B2 (ja) | 半導体装置およびその製造方法 | |
| JP2838677B2 (ja) | 半導体メモリ素子及びその製造方法 | |
| KR0132831B1 (ko) | 매몰 비트라인과 핀구조 커패시터를 갖는 반도체장치 셀 제조방법 | |
| JP2000058482A (ja) | 自己整列コンタクト及びその製造方法 | |
| US6900513B2 (en) | Semiconductor memory device and manufacturing method thereof | |
| JP2680376B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JPH0260162A (ja) | 半導体メモリ | |
| JP3200974B2 (ja) | 半導体記憶装置の製造方法 | |
| US6316306B1 (en) | Memory cell array in a dynamic random access memory and method for fabricating the same | |
| JPH11340433A (ja) | 半導体装置及びその製造方法 | |
| JPH09331038A (ja) | 半導体記憶装置およびその製造方法 | |
| JP2772375B2 (ja) | 半導体記憶装置 | |
| JPH0878641A (ja) | 半導体記憶装置及びその製造方法 | |
| JPH05304269A (ja) | 半導体装置 | |
| JP3092254B2 (ja) | ダイナミックｒａｍ | |
| KR100366620B1 (ko) | 자기정합 콘택을 갖는 반도체 메모리장치 및 그 제조방법 | |
| JPH1197529A (ja) | 半導体装置の製造方法 | |
| JP2950550B2 (ja) | 半導体記憶装置の製造方法 | |
| JPH0878640A (ja) | 半導体記憶装置及びその製造方法 | |
| JPH11177052A (ja) | 半導体装置とその製造方法 | |
| JP2969789B2 (ja) | 半導体記憶装置の製造方法 | |
| JPH11186515A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071218 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081218 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091218 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091218 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101218 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |