JP2702121B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2702121B2 JP2702121B2 JP62043472A JP4347287A JP2702121B2 JP 2702121 B2 JP2702121 B2 JP 2702121B2 JP 62043472 A JP62043472 A JP 62043472A JP 4347287 A JP4347287 A JP 4347287A JP 2702121 B2 JP2702121 B2 JP 2702121B2
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- electrode
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- isolation region
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体記憶装置に係り、特にダイナミック型
半導体記憶装置の記憶セルの構造に関する。 ［従来の技術］ 一般に、ダイナミック型半導体記憶装置の記憶セルと
しては、１トランジスタ・１キャパシタ構造のものが知
られており、記憶動作の正確さを保障するためにキャパ
シタは250fc程度の電荷を蓄積可能に設計されている。 かかる記憶セルの代表的構造としては、基板の表面部
にキャパシタの下部電極を平面的に形成したもの、キャ
パシタの電極対を二層構造にしてキャパシタの占有面積
を減少させたもの、更に半導体基板にはほぼ垂直に溝を
形成し該溝の表面を電極として利用したものがある。 ［発明が解決しようとする問題点］ しかしながら、上記従来のキャパシタの構造にはそれ
ぞれ以下に説明する問題点があった。 まず、半導体基板の表面部にキャパシタの下部電極を
平面的に形成した構造では上記250fc程度の電荷量を蓄
積するのに少なくとも15平方ミクロンの基板面積を必要
としているので、１つの記憶セルの占有面積が広くな
り、記憶セルの集積度が向上しないという問題点があっ
た。 一方、キャパシタを二重構造にした記憶セルでは上記
従来例に比べれば１つの記憶セルの占有面積を減少させ
られるものの、それでも250fc程度の電荷量を蓄積する
には８平方ミクロン程度の基板面積が消費され、記憶セ
ルの集積度を十分に向上させられないという問題点があ
った。 これに対して、溝型のキャパシタを採用した場合には
１つの記憶セルにより消費される基板面積はかなり減少
するものの、半導体基板の表面からほぼ垂直に溝を形成
しなければならず、かかる溝の形成に製造上の困難を伴
うという問題点があった。 従って、本発明の目的は１記憶セル当りの基板占有面
積を減少させることができ、しかも製造容易な記憶セル
構造の半導体記憶装置を提供することである。 ［問題点を解決するための手段］ 本発明の半導体記憶装置は、素子分離領域で囲まれた
一区画の素子領域にドレインを共通とする２個のスイッ
チングトランジスタを設け、共通ドレイン領域にコンタ
クトされたビット線が配線され、ビット線を覆う層間絶
縁膜上の前記素子分離領域で画定される素子領域上に前
記素子分離領域のほぼ内側全体を用いて形成された２個
の容量体を各トランジスタの上に独立に設け、各容量体
の下部電極は対応する直下のトランジスタのソースとコ
ンタクトホールを介して接続され、前記下部電極を覆う
ように容量絶縁膜と上部電極が形成され、かつ、各容量
体は側面容量成分が平面容量成分よりも大きくなる形状
を有していることを特徴とする ［発明の作用］ 上記構成に係る半導体記憶装置の記憶セルでは、容量
体の側壁による側壁容量成分がその平面容量成分より大
きいので、容量体の合計容量値は半導体基板表面に平面
的に容量体を形成した場合に比べ２倍を超える。しか
も、半導体基板にほぼ垂直に微細な溝を形成する必要も
ないので、製造工程も容易になる。 ［実施例］ 以下、本発明の実施例を図面を参照して説明する。 第１図乃至第３図は本発明の第１実施例の構造を示し
ており、第１図は第１実施例に係る半導体記憶装置の２
ビット分の記憶セルを示す平面図、第２図は第１図のＡ
−Ａ′断面図、第３図は第１図のＢ−Ｂ′断面図であ
る。 図に於て、１は半導体基板、２は分離領域、３は基板
１とは逆導電型の拡散層、４は半導体基板１の表面上を
延在するワード線、５はワード線４を被う絶縁層を貫通
するビット線コンタクト、６は図示されている２ビット
分の記憶セルに対して共通なビット線、７はビット線６
を被う絶縁性の層間膜、８は層間膜７とワード線４を被
う絶縁膜とを貫通する容量電極コンタクト、９は層間膜
７上に形成され容量電極コンタクト８に接触する第１容
量電極、10は第１容量電極９を被う容量絶縁膜、11は容
量絶縁膜10を被う第２容量電極である。従って分離領域
２に囲まれた基板表面には２個のMOS型トランジスタが
１つのビット線用の拡散層を共有して形成されている。
MOSトランジスタのソース・ドレイン電極容量電極コン
タクト８を介して第１容量電極９に接続されている。上
記構造の記憶セルにあっては、セル面積を10平方ミクロ
ン、容量絶縁膜を10nm厚の二酸化シリコンとすると、容
量体の平面寸法が２×2.5平方ミクロンになるので、第
１容量電極９の高さは１ミクロンで足りる。しかしなが
ら、かかる寸法におけるキャパシタでは側面において約
30fF、平面において17fFの容量を得ることができ、合計
47fFとなり、情報を電荷の形で蓄積することができる。 しかも、上記実施例ではMOSトランジスタを形成した
後に、換言すれば記憶セルや周辺回路を作成した後に層
間膜７を被着し、その上にキャパシタを形成することが
できるので、ワード線５とビット線６とに耐熱性の材料
を用いれば、容量電極９や容量絶縁膜10に通常の多結晶
シリコンや二酸化シリコンを使用することができ、本実
施例では容量体に高温に耐えられない酸化タンタル（Ta
2O5）を使用している。 第４図は本発明の第２実施例の断面図である。第２実
施例では第１実施例と同様の容量体の第１容量電極９に
溝を12を形成して容量体の表面積を増加させている。例
えば、容量絶縁膜を10nm厚の二酸化シリコンとし、平面
寸法を２×２平方ミクロンとし、その高さを３ミクロン
とし、溝12の開口面積を１×１平方ミクロン、溝12の深
さを２ミクロンとすると、溝12を形成しない場合の容量
値は96fFであるが、溝12を形成すると124fFに増加す
る。 ［発明の効果］ 以上説明してきたように、本発明は半導体基板上に上
記トランジスタに接続される配線を形成し、該配線を被
う層間絶縁膜と、該層間絶縁膜上に形成された容量体と
を有し、該容量体は側面容量成分が平面容量成分より大
きくなるような形状にしたので、半導体基板の表面に容
量体を平面的に形成した場合はもとより、容量体を二層
構造にした場合よりも容量値を増加させることができ、
従って、同一の容量値の容量体を形成するなら占有面積
を減少させることができ、記憶セルの密度を向上させる
ことができる。その上、微細な溝を正確な位置に形成す
る必要もないので、製造が容易になる。
半導体記憶装置の記憶セルの構造に関する。 ［従来の技術］ 一般に、ダイナミック型半導体記憶装置の記憶セルと
しては、１トランジスタ・１キャパシタ構造のものが知
られており、記憶動作の正確さを保障するためにキャパ
シタは250fc程度の電荷を蓄積可能に設計されている。 かかる記憶セルの代表的構造としては、基板の表面部
にキャパシタの下部電極を平面的に形成したもの、キャ
パシタの電極対を二層構造にしてキャパシタの占有面積
を減少させたもの、更に半導体基板にはほぼ垂直に溝を
形成し該溝の表面を電極として利用したものがある。 ［発明が解決しようとする問題点］ しかしながら、上記従来のキャパシタの構造にはそれ
ぞれ以下に説明する問題点があった。 まず、半導体基板の表面部にキャパシタの下部電極を
平面的に形成した構造では上記250fc程度の電荷量を蓄
積するのに少なくとも15平方ミクロンの基板面積を必要
としているので、１つの記憶セルの占有面積が広くな
り、記憶セルの集積度が向上しないという問題点があっ
た。 一方、キャパシタを二重構造にした記憶セルでは上記
従来例に比べれば１つの記憶セルの占有面積を減少させ
られるものの、それでも250fc程度の電荷量を蓄積する
には８平方ミクロン程度の基板面積が消費され、記憶セ
ルの集積度を十分に向上させられないという問題点があ
った。 これに対して、溝型のキャパシタを採用した場合には
１つの記憶セルにより消費される基板面積はかなり減少
するものの、半導体基板の表面からほぼ垂直に溝を形成
しなければならず、かかる溝の形成に製造上の困難を伴
うという問題点があった。 従って、本発明の目的は１記憶セル当りの基板占有面
積を減少させることができ、しかも製造容易な記憶セル
構造の半導体記憶装置を提供することである。 ［問題点を解決するための手段］ 本発明の半導体記憶装置は、素子分離領域で囲まれた
一区画の素子領域にドレインを共通とする２個のスイッ
チングトランジスタを設け、共通ドレイン領域にコンタ
クトされたビット線が配線され、ビット線を覆う層間絶
縁膜上の前記素子分離領域で画定される素子領域上に前
記素子分離領域のほぼ内側全体を用いて形成された２個
の容量体を各トランジスタの上に独立に設け、各容量体
の下部電極は対応する直下のトランジスタのソースとコ
ンタクトホールを介して接続され、前記下部電極を覆う
ように容量絶縁膜と上部電極が形成され、かつ、各容量
体は側面容量成分が平面容量成分よりも大きくなる形状
を有していることを特徴とする ［発明の作用］ 上記構成に係る半導体記憶装置の記憶セルでは、容量
体の側壁による側壁容量成分がその平面容量成分より大
きいので、容量体の合計容量値は半導体基板表面に平面
的に容量体を形成した場合に比べ２倍を超える。しか
も、半導体基板にほぼ垂直に微細な溝を形成する必要も
ないので、製造工程も容易になる。 ［実施例］ 以下、本発明の実施例を図面を参照して説明する。 第１図乃至第３図は本発明の第１実施例の構造を示し
ており、第１図は第１実施例に係る半導体記憶装置の２
ビット分の記憶セルを示す平面図、第２図は第１図のＡ
−Ａ′断面図、第３図は第１図のＢ−Ｂ′断面図であ
る。 図に於て、１は半導体基板、２は分離領域、３は基板
１とは逆導電型の拡散層、４は半導体基板１の表面上を
延在するワード線、５はワード線４を被う絶縁層を貫通
するビット線コンタクト、６は図示されている２ビット
分の記憶セルに対して共通なビット線、７はビット線６
を被う絶縁性の層間膜、８は層間膜７とワード線４を被
う絶縁膜とを貫通する容量電極コンタクト、９は層間膜
７上に形成され容量電極コンタクト８に接触する第１容
量電極、10は第１容量電極９を被う容量絶縁膜、11は容
量絶縁膜10を被う第２容量電極である。従って分離領域
２に囲まれた基板表面には２個のMOS型トランジスタが
１つのビット線用の拡散層を共有して形成されている。
MOSトランジスタのソース・ドレイン電極容量電極コン
タクト８を介して第１容量電極９に接続されている。上
記構造の記憶セルにあっては、セル面積を10平方ミクロ
ン、容量絶縁膜を10nm厚の二酸化シリコンとすると、容
量体の平面寸法が２×2.5平方ミクロンになるので、第
１容量電極９の高さは１ミクロンで足りる。しかしなが
ら、かかる寸法におけるキャパシタでは側面において約
30fF、平面において17fFの容量を得ることができ、合計
47fFとなり、情報を電荷の形で蓄積することができる。 しかも、上記実施例ではMOSトランジスタを形成した
後に、換言すれば記憶セルや周辺回路を作成した後に層
間膜７を被着し、その上にキャパシタを形成することが
できるので、ワード線５とビット線６とに耐熱性の材料
を用いれば、容量電極９や容量絶縁膜10に通常の多結晶
シリコンや二酸化シリコンを使用することができ、本実
施例では容量体に高温に耐えられない酸化タンタル（Ta
2O5）を使用している。 第４図は本発明の第２実施例の断面図である。第２実
施例では第１実施例と同様の容量体の第１容量電極９に
溝を12を形成して容量体の表面積を増加させている。例
えば、容量絶縁膜を10nm厚の二酸化シリコンとし、平面
寸法を２×２平方ミクロンとし、その高さを３ミクロン
とし、溝12の開口面積を１×１平方ミクロン、溝12の深
さを２ミクロンとすると、溝12を形成しない場合の容量
値は96fFであるが、溝12を形成すると124fFに増加す
る。 ［発明の効果］ 以上説明してきたように、本発明は半導体基板上に上
記トランジスタに接続される配線を形成し、該配線を被
う層間絶縁膜と、該層間絶縁膜上に形成された容量体と
を有し、該容量体は側面容量成分が平面容量成分より大
きくなるような形状にしたので、半導体基板の表面に容
量体を平面的に形成した場合はもとより、容量体を二層
構造にした場合よりも容量値を増加させることができ、
従って、同一の容量値の容量体を形成するなら占有面積
を減少させることができ、記憶セルの密度を向上させる
ことができる。その上、微細な溝を正確な位置に形成す
る必要もないので、製造が容易になる。
【図面の簡単な説明】
第１図は本発明の第１実施例の構成を示す平面図、
第２図は第１図のＡ−Ａ′断面図、
第３図は第１図のＢ−Ｂ′断面図、
第４図は本発明の第２実施例の構成を示す断面図であ
る。 １……半導体基板、 ３……拡散層、 ４……ワード線（配線）、 ６……ビット線（配線）、 ７……層間膜（層間絶縁膜）、 ９……第１容量電極、 10……容量絶縁膜、 11……第２容量電極。
る。 １……半導体基板、 ３……拡散層、 ４……ワード線（配線）、 ６……ビット線（配線）、 ７……層間膜（層間絶縁膜）、 ９……第１容量電極、 10……容量絶縁膜、 11……第２容量電極。
Claims (1)
- (57)【特許請求の範囲】 １．素子分離領域で囲まれた一区画の素子領域にドレイ
ンを共通とする２個のスイッチングトランジスタを設
け、共通ドレイン領域にコンタクトされたビット線が配
線され、ビット線を覆う層間絶縁膜上の前記素子分離領
域で画定される素子領域上に前記素子分離領域のほぼ内
側全体を用いて形成された２個の容量体を各トランジス
タの上に独立に設け、各容量体の下部電極は対応する直
下のトランジスタのソースとコンタクトホールを介して
接続され、前記下部電極を覆うように容量絶縁膜と上部
電極が形成され、かつ、各容量体は側面容量成分が平面
容量成分よりも大きくなる形状を有していることを特徴
とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62043472A JP2702121B2 (ja) | 1987-02-25 | 1987-02-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62043472A JP2702121B2 (ja) | 1987-02-25 | 1987-02-25 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63209157A JPS63209157A (ja) | 1988-08-30 |
| JP2702121B2 true JP2702121B2 (ja) | 1998-01-21 |
Family
ID=12664662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62043472A Expired - Fee Related JP2702121B2 (ja) | 1987-02-25 | 1987-02-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2702121B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2741857B2 (ja) * | 1987-05-11 | 1998-04-22 | 株式会社日立製作所 | 半導体記憶装置 |
| US20010008288A1 (en) | 1988-01-08 | 2001-07-19 | Hitachi, Ltd. | Semiconductor integrated circuit device having memory cells |
| JP2755591B2 (ja) * | 1988-03-25 | 1998-05-20 | 株式会社東芝 | 半導体記憶装置 |
| JP2754642B2 (ja) * | 1988-12-28 | 1998-05-20 | 富士通株式会社 | ダイナミック型半導体記憶装置 |
| JPH02310959A (ja) * | 1989-05-25 | 1990-12-26 | Nec Corp | 半導体装置及びその製造方法 |
| JPH03116965A (ja) * | 1989-09-29 | 1991-05-17 | Mitsubishi Electric Corp | メモリセル構造 |
| JP2528719B2 (ja) * | 1989-12-01 | 1996-08-28 | 三菱電機株式会社 | 半導体記憶装置 |
| DD299990A5 (de) * | 1990-02-23 | 1992-05-14 | Dresden Forschzentr Mikroelek | Ein-Transistor-Speicherzellenanordnung und Verfahren zu deren Herstellung |
| KR930009593B1 (ko) * | 1991-01-30 | 1993-10-07 | 삼성전자 주식회사 | 고집적 반도체 메모리장치 및 그 제조방법(HCC Cell) |
| JP2846286B2 (ja) * | 1996-05-20 | 1999-01-13 | 株式会社日立製作所 | 半導体記憶装置の製造方法 |
| JP2839874B2 (ja) * | 1996-09-17 | 1998-12-16 | 株式会社日立製作所 | 半導体記憶装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58134458A (ja) * | 1982-02-04 | 1983-08-10 | Toshiba Corp | 半導体装置におけるキヤパシタの製造方法 |
| JPS59231851A (ja) * | 1983-06-14 | 1984-12-26 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリセル |
| JPS61222255A (ja) * | 1985-03-28 | 1986-10-02 | Fujitsu Ltd | 半導体記憶装置の製造方法 |
| JPS61258467A (ja) * | 1985-05-13 | 1986-11-15 | Hitachi Ltd | 半導体記憶装置 |
-
1987
- 1987-02-25 JP JP62043472A patent/JP2702121B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63209157A (ja) | 1988-08-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |