JPS6236853A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Publication number
JPS6236853A
JPS6236853A JP60176761A JP17676185A JPS6236853A JP S6236853 A JPS6236853 A JP S6236853A JP 60176761 A JP60176761 A JP 60176761A JP 17676185 A JP17676185 A JP 17676185A JP S6236853 A JPS6236853 A JP S6236853A
Authority
JP
Japan
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insulating layer
layer
gate electrode
region
forming
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Pending
Application number
JP60176761A
Other languages
English (en)
Inventor
Fumihiko Inoue
文彦 井上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP60176761A priority Critical patent/JPS6236853A/ja
Publication of JPS6236853A publication Critical patent/JPS6236853A/ja
Pending legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/30DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/01Manufacture or treatment
    • H10B12/02Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03Making the capacitor or connections thereto
    • H10B12/033Making the capacitor or connections thereto the capacitor extending over the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Formation Of Insulating Films (AREA)
  • Semiconductor Memories (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 MOS  トランジスタを形成する半導体領域上に結晶
性絶縁物を選択成長させて高段差積み上げ形の単位セル
を形成し、これを用いて容量の大きなキャパシタを作る
ダイナミックランダムアクセスメモリの製造方法。
〔産業上の利用分野〕
本発明は高集積化による静電容量の減少を解消する方法
として高段差積み上げ法をとる半導体装置の製造方法に
関する。
情報処理装置には大容量メモリが必要であるが、大量の
情報を高速に処理する要求はますまず高まっており、こ
れを実現するためにメモリを構成する半導体装置は単位
素子の小形化による高集積化が進んでいる。
ここで半導体メモリにはMOS  )ランジスタを使っ
たスタティック形とグイナミソク形とがあるが、後者は
一個のトランジスタとキャパシタとによって単位素子が
構成されるため小形化に適し、そのため広く使用されて
いる。
第2Mはダイナミソクランダムアクセスメモリ(以下略
してDRAM)の回路構成を示すもので、間S トラン
ジスタ1のゲート電極はワード線2に、ドレイン電極は
ビット線3に、またソース電極はキャパシタ4を経て接
地されている。
このようにMOSトランジスタlとキャパシタ4を単位
の構成素子として数多く配列してDRAMが構成されて
いるが、集積化によって単位素子が小形化されるとそれ
に比例してキャパシタ4の静電容量が減少すると云う問
題がある。
ここでDRAMの動作には数100fF(ヘムトファラ
ソド)の静電容量値が必要である。
本発明は高集積化により小形化したにも拘わらず、必要
な静電容量を備えたDRAMの製造法に関するものであ
る。
〔従来の技術〕
第3図はシリコン(以下Si)基板上に形成されるDR
AMのパターン構成を模式的に示す平面図であって、窒
化硅素膜(Si3N m )などからなる絶縁膜で被覆
されたMOSトランジスタ形成領域を除き、Si基板の
熱処理により全面に素子分離層5を形成し、絶縁膜の上
にゲート電極6を形成した後、ゲート電極6の両側にあ
る半導体形成予定位置の絶縁膜を除去し、不純物イオン
の拡散或いはイオン注入法によりn+の半導体領域7を
形成し、かかるSi基板を用いてDRAMが形成されて
いる。
ここで実線で囲まれた領域は一個のMOS )ランジス
タとキャパシタによって構成されるllRAMの単位素
子形成領域を示している。
第6図は従来の[lRAM単位素子の断面構造を示すも
ので、第3図における各々のx−x ’線位置に対応し
ている。
すなわちSi基板上の絶縁膜8の上にゲート電極6があ
り、その両側にn+の半導体領域7が形成されているが
、従来はゲート電極6を含むSi基板の全面に二酸化硅
素(SiO2)などの絶縁N9を形成した後、半導体領
域7を窓開けし、紙面布にあるキャパシタ形成領域に化
学気相成長法(略してCVD法)により、第1の導電層
(この場合ポリSi層)IO8絶縁層11.第2の導電
層(この場合ボ1Jsi層>12と層形成することによ
りキャパシタが形成されている。
ここで第1および第2の導電層(ポリSi層)10゜1
2は共に高濃度に燐(P)などを添加した導電体であり
、また絶縁層11はSiO2などから形成されている。
かかる構成により数100fFの静電容量をもつキャパ
シタが構成されており、この上をCVD法により絶縁層
(この場合燐硅酸ガラス(略称PSG層))20で被覆
した後、ドレイン電極形成領域の絶縁層(PSG層)2
0を窓開けし、アルミニウム(A1)などを蒸着してパ
ターン形成し、ドレイン電極13が形成されていた。
然し、かかる構成では小形化された場合に静電容量値が
不足するので、この対策が求められている。
以上説明したように高集積化によりDRAMの単位構成
素子が小形化し、これを構成するキャパシタの静電容量
値が不足し、そのため情報処理に時間を要すると共に信
号がノイズに埋もれると云う問題がある。
そこでキャパシタの静電容量を増加させることが必要で
あるが、どのような素子構成をとるかが問題である。
〔問題点を解決するための手段〕
上記の問題は半導体基板の素子分離層で囲まれた領域上
に絶縁膜を介してゲート電極を形成し、該ゲート電極の
両側に半導体領域を作り、該半導体領域の上に結晶性絶
縁層を選択成長せしめ、素子分離層の上を絶縁物により
埋めて平坦化し、次に前記結晶性絶縁層を溶解除去して
四部を作り、該凹部に第1の導電層、絶縁層、第2のi
t層と多層形成してキャパシタを構成することを特徴と
する半導体装置の製造方法により解決することができる
〔作用〕
本発明は高段差積み上げ法をとり、ゲート電極6の上に
形成される絶縁層を数μmと嵩上げして形成することに
よりキャパシタの表面積を稼ぎ、これにより単位素子が
小形化されているにも拘わらず、従来どおりの静電容量
をもつDI?AMを実現するものである。
〔実施例〕
第1図は本発明を実施したDI?AMの断面図で従来構
造を示す第6図に対応している。
また第4図は第3図のx−x ’線位置における中間工
程の断面図、また第5図はY−Y ’線位置における中
間工程の断面図である。
以下本発明は構造的には第6図の絶縁層9を充分に嵩−
Lげしたものなので、構成が同じなものについては同一
番号を用いる。
本発明は第4図に示すように絶縁膜8の上にパターン形
成されているゲート電極6を含め、従来と同様にCVD
法などにより絶縁層を形成するが、従来と較べて溝かに
厚く、厚さが数μmとなるように厚く形成した後、ゲー
ト電極6の部分を除いて半導体領域7或いは素子間分離
層5に達するまでエツチングし、ゲート電極6の領域上
に層間絶縁層15をパターン形成する。
次に第5図に示すようにCVD法により例えば弗化カル
シウム(Ca F 2 ) 、弗化ストロンチウム(S
rF2)などの水溶性弗化物よりなる結晶性絶縁層16
を第4図に示す層間絶縁層15の高さまで選択成長させ
る。
ここで、これらの弗化物はn+の半導体領域7の上のみ
に成長し、素子分離層5や層間絶縁層15のようなSi
02層の上には成長しない性質をもっている。
これまでの段階では素子分離層5の部分は窓開けされた
状態にあるが、次にスピンコード法により、この窓開は
部に絶縁物17(例えばスピン・オン・グラス略称SO
G >  を塗布して埋める。
次に余分のレジストを除去すると共に基板面の平坦化処
理を行ったのち、結晶性絶縁層16を溶解し除去するこ
とにより、半導体領域7の上が窓開けされて凹部ができ
るが、この四部に従来と同様に第1図に示すように第1
の導電層(ポリSi層)10、絶縁層11.第2の導電
層(ポリSi層)12と順次形成すると共に、ドレイン
形成領域にトレイン電極18をパターン形成することに
よりDI?AMの単位素子が完成する。
〔発明の効果〕
第1図に示すように本発明に係るDRAMの単位素子は
層間絶縁層15が従来の絶縁層9と較べて遥かに高く、
高段差積み上げ形に形成されているので、キャパシタ部
の面積を広くとることができ、そのため必要容量値であ
る数100fFを実現することができる。
【図面の簡単な説明】
第1図は本発明を実施したDRAMの断面図、第2図は
Dl?AMの回路構成図、 第3図はDRAMのパターン構成を示す平面図、第4図
と第5図は本発明に係るDRAl’lの中間工程断面図
、 第6図は従来のDRAMの断面図、 である。 図において、 1はMOSトランジスタ、  4はキャパシタ、5は素
子分離層、    6はゲート電極、7は半導体領域、
    8は絶縁膜、9.11.20は絶縁層、   
10は第1の導電層、12は第2の導電層、   13
.18はドレイン電極、15は層間絶縁層、    1
6は結晶性絶縁層、17は絶縁物、 である。

Claims (1)

    【特許請求の範囲】
  1. 半導体基板の素子分離層(5)で囲まれた領域上に絶縁
    膜(8)を介してゲート電極(6)を形成し、該ゲート
    電極(6)の両側に半導体領域(7)を作り、該半導体
    領域(7)の上に結晶性絶縁層(16)を選択成長せし
    め、素子分離層(5)の上を絶縁物(17)により埋め
    て平坦化し、次に前記結晶性絶縁層(16)を溶解除去
    して凹部を作り、該凹部に第1の導電層(10)、絶縁
    層(11)、第2の導電層(12)と多層形成してキャ
    パシタ(4)を構成することを特徴とする半導体装置の
    製造方法。
JP60176761A 1985-08-09 1985-08-09 半導体装置の製造方法 Pending JPS6236853A (ja)

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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63278363A (ja) * 1987-05-11 1988-11-16 Hitachi Ltd 半導体記憶装置
JPS63310162A (ja) * 1987-06-12 1988-12-19 Nec Corp Mis型半導体記憶装置
JPH0258374A (ja) * 1988-08-24 1990-02-27 Hitachi Ltd 半導体集積回路装置
JPH08288475A (ja) * 1996-05-20 1996-11-01 Hitachi Ltd 半導体記憶装置の製造方法
JPH09107085A (ja) * 1996-09-17 1997-04-22 Hitachi Ltd 半導体記憶装置

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