JP2728179B2 - フアクシミリ装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は電気回路系を主に制御するメインCPUと、他
の記録／読取機構系等を主に制御するサブCPUとを備え
るフアクシミリ装置に関するものである。

［従来の装置］ 従来のこの種のフアクシミリ装置においては、記録系
などを制御するサブCPUの暴走対策は、主に以下のよう
な方法を用いていた。

サブCPUをメインCPUが監視し、サブCPUの異常をメイ
ンCPUが検知した時に、メインCPUの制御でサブCPUある
いは該サブCPUの制御する記録系等の動作電源である高
エネルギー電源を停止させる。

サブCPUのシステムクロツクをウオツチドツク回路等
で監視し、システムクロツクが停止した時に高エネルギ
ー電源を停止させる。

［発明が解決しようとする課題］ しかしながら、上記従来例の場合は、メインCPUが
暴走した時は、サブCPUの監視ができなくなり、メインC
PUとサブCPUが共に暴走した時には、記録系が異常状態
となり、モータ、サーマルヘツドの発煙、発火が発生
し、それが火災にも発展しうるといつた重大な問題があ
つた。

又、この場合、メインCPUをウオツチドツク回路が監
視し、メインCPUのシステムクロツクが停止した時に
は、記録系の電源をオフするという方法もとられたが、
従来のウオツチドツク回路では、システムクロツクが瞬
間的におかしくなつたような場合、それを検知する事が
できず、暴走を完全に検知しているものではなく、しか
もウオツチドツク回路の反応スピードが遅いためにメイ
ンCPUやサブCPUが暴走し、モータ、サーマルヘツドなど
の記録系等の発煙、発火等に記録系電源がオフとなる場
合もあり、発煙、発火事故の防止という点では、完全に
その役割をはたしているとは言えなかつた。

又、の場合も同様にウオツチドツク回路によるサブ
CPUの暴走の監視の完全性、反応スピードという点で完
全にその役割をはたしているとは言えなかつた。

［課題を解決するための手段］ 本発明は上述の課題を解決することを目的として成さ
れたもので、上述の課題を解決する一手段として以下の
構成を備える。

即ち、サブCPUが正常動作している時に所定周期の動
作信号を出力する動作信号出力手段と、該動作信号出力
手段よりの動作信号とメインCPUを動作させるクロツク
の周期を比較し、その比率が一定量以下あるいは一定量
以上であるか否かを監視する監視手段と、該監視手段が
前記動作信号の発生周期の所定範囲外を検知するとサブ
CPUでの制御対象の駆動電源をオフする電源制御手段と
を備える。

［作用］ 以上の構成において、サブCPUの動作信号とメインCPU
を動作させるクロツクの周期を比較するという簡単で安
価な回路を設ける事により、メインCPUとサブCPUを同時
に監視し、両者の暴走を速やかに検知し、サブCPUでの
制御対象の駆動電源をオフにし、発煙、発火等の事故を
未前に防止するものである。

［実施例］ 以下、図面を参照して本発明に係る一実施例を詳細に
説明する。

第１図は本発明に係る一実施例のフアクシミリ装置の
ブロツク構成図である。

第１図において、１は回線網20を介して他のフアクシ
ミリ装置とフアクシミリ通信を行なうためた、送信デー
タを変調し、受信データを復調するためのモデム、２は
回線網20とのインタフエースを司る網制御装置（NCU）
であり、接続回線の直流ループの保持や通話路制御を行
なうための各種リレー2aを備えている。

３はモデム１を制御するモデム制御部、４は受信画
像、又はコピー画像等を記録紙にプリントアウトするた
めの記録部であり、記録部４は、記録紙を搬送、排紙す
るための駆動系を動作させる記録モータ4a、サブCPU4c
の制御で電気エネルギーを熱エネルギーに変換して感熱
記録紙等に印刷出力する記録紙に熱を加え、フアクシミ
リ受信画像情報、あるいはコピー画像情報をプリントア
ウトするサーマルヘツド4b、記録モータ4a及びサーマル
ヘツド4bを制御するとともに、暴走検知回路９に対し動
作信号であるサブCPUクロツク信号を送出するサブCPU4c
等により構成されている。５は送信原稿の画像情報を画
像信号へと変換する読取部であり、読取部５は、送信原
稿の搬送等の該読取部５の駆動系を動作させるための読
取モータ5a、送信原稿を照射して読取を容易とし、画像
信号へ変換しやすくするための蛍光灯5b等により構成さ
れている。

６は送信原稿に送信済スタンプを押印するためのスタ
ンプ用プランジヤー、７は例えば後述する第５図〜第７
図のメインCPU13aの制御手順等を記憶するROM、８は画
像データ等を記憶するRAM、９は本実施例の特有の暴走
検知回路であり、サブCPU4cよりのサブCPUクロツク信号
と、メインCPUの動作クロツク信号の状態を監視する回
路である。10は操作パネルであり、操作パネル10には、
各種情報等を表示する表示器10aと、フアクシミリ装置
の各種動作の指示入力及びデータ等を登録するためのキ
ーボード（KEY）10b等が含まれる。

11はフアクシミリ装置の状態を検知するセンサ、12は
記録紙をカツトするカツター部であり、カツターを駆動
させるためのカツターモータ12aが含まれている。13は
本実施例の全体制御を司る中央制御部であり、該中央制
御部13は、上述したROM7に格納されたプログラムに従い
フアクシミリ装置の全体制御を司るメインCPU13a、及び
該メインCPU13aの入出力ポート（I/Oポート）等で構成
されている。14は本実施例のフアクシミリ装置の上述し
た各構成を動作させるための電源であり、各種リレー2
a、記憶モータ4a、サーマルヘツド4b、読取モータ5a、
蛍光灯5b、スタンプ用プランジヤー６、カツターモータ
12a等に電流を供給する高エネルギー電源14a、モデム制
御部３などのアナログ回路に電流を供給するアナログ電
源14b、その他のデジタル回路に電流を供給するデジタ
ル電源14c等より構成されている。

以上の実施例フアクシミリ装置の主にサーマルヘツ
ド、モータ等の高エネルギー電源の接続系統の概略を第
２図に示す。

第２図において、第１図と同様構成には同一番号を付
し詳細説明を省略する。

第２図において、15はメインCPU13aの動作クロツク信
号であるシステムクロツクを生成するための水晶発振
器、16はサブCPU4cの動作クロツク信号であるシステム
クロツクを生成する水晶発振器、17は本実施例フアクシ
ミリ装置の各種モータを大電力にてドライブするモータ
ドライバである。

また、図中、１−３は水晶発振器４を発振源とし、メ
インCPU13aを駆動しているシステムクロツクの外部出力
信号である、いわゆるメインCPUクロツク、２−３はサ
ブCPU4cが正常に動作している時に、後述する第８図に
示す制御によりある一定の周期でサブCPU4cのI/Oポート
より出力される、いわゆるサブCPU信号（動作信号）で
ある。２−７はサブCPU4cがサーマルヘツド4bに対し、
出力すべき画像を記録出力するために送出するストロー
ブ信号、２−８はサブCPU4cがモータドライバ17に対
し、接続モータ4b,5a,12aを動作させるために送出する
制御信号、35はメインCPUクロツク１−３とサブCPU信号
（動作信号）２−３とを監視し、異常を検知した時に高
エネルギー電源14aをオフさせる電源制御信号、６−７
は高エネルギー電源14aがサーマルヘツド4bに対し電気
エネルギーを供給する電源線、６−８は高エネルギー電
源14aがモータドライバ17に対し電気エネルギーを供給
する電源線、６−12は高エネルギー電源14aが蛍光灯5b
に対し電気エネルギーを供給する電源線、６−13は高エ
ネルギー電源14aが各種リレー2aに対し電気エネルギー
を供給する電源線、６−14は高エネルギー電源14aがス
タンプ用プランジヤー６に対し電気エネルギーを供給す
る電源線、８−９はモータドライバ17が読取モータ5aを
駆動するためのモータ励磁信号、８−10はモータドライ
バ17が記録モータ4aを駆動するためのモータ励磁信号、
８−11はモータドライバ17がカツターモータ12aを駆動
するためのモータ励磁信号である。

暴走検知回路９の主要部の詳細ブロツク図を第３図に
示す。

第３図中20は暴走検知回路主要部であり、暴走検知回
路主要部20において、21はメインCPUクロツク１−３と
サブCPU信号２−３の両信号周期の比較結果が、異常状
態であるか、正常状態であるかを判断するための数値を
書き込む事のできるコンペアレジスタ、22はメインCPU
クロツク１−３を分周し、サブCPU信号２−３との周期
の比較を容易にするための分周回路、23は分周回路22の
出力信号をカウントし、サブCPU信号２−３でリセツト
されるカウンタ、24はカウンタ23がオーバーフローした
場合、それを記憶、保持しクロツク異常検知回路26に報
知するオーバーフロー保持回路、25はカウンタ23のカウ
ンタ値とコンペアレジスタ21の値が一致を検出しクロツ
ク異常検知回路26に伝達する一致／不一致検出回路であ
る。26はクロツク異常検知回路であり、オーバーフロー
保持回路24からオーバーフロー状態が発生した事を報知
された場合で、かつ一致／不一致検出回路25がカウンタ
値とコンペアレジスタの値が一致した事を検知する事な
しに、サブCPU信号２−３が２周期続けて入力した場合
に、サブCPU4cが異常状態であると判断し、高エネルギ
ー電源14aをオフするとともに、その状態をリセツト信
号が入力するか、もしくはコンペアレジスタ21の設定値
が再書込みされるまで保持し続ける。また、27はメイン
CPU13aのI/Oポート13bより出力されるコンペアレジスタ
21のレジスタ値を設定するデータ信号、210はクロツク
異常検知回路26の出力信号であり、メインCPUクロツク
１−３とサブCPU信号２−３の比率が異常となつた時に
高エネルギー電源14aをオフする信号である。

暴走検知回路９の暴走検知回路出力部の詳細ブロツク
を第４図に示す。

図中、30は暴走検知回路出力部であり、オア回路31、
アンド回路32により構成されている。35は暴走検知回路
出力部30よりの電源制御信号であり、高エネルギー電源
14aのオン／オフを制御する信号である。36はメインCPU
13aのI/Oポート13bからの電源オフ信号であり、該電源
オフ信号32を“0"とすることにより、電源制御信号35を
強制的に“0"として、高エネルギー電源14aをメインCPU
13aの制御で強制オフするための信号である。また、37
はメインCPU13aのI/Oポート13bからの電源オフ防止信号
であり、“1"とすることにより、高エネルギー電源14a
のオン／オフ制御を電源オフ信号32のみで決定し、暴走
検知回路９よりの出力信号210が電源オフ状態となつて
も高エネルギー電源14aをオフしないようにする、暴走
検知回路９の機能を殺すための信号である。

また、電源制御信号35はI/Oポート13bの入力ポート部
に入力されており、クロツク異常等が発生し、高エネル
ギー電源14aがオフとなつた時に、メインCPU13aがそれ
を検知することができるように構成されている。

次に、以上の構成を備える本実施例の暴走時の高エネ
ルギー電源14aの制御動作を以下に説明する。

第５図はメインCPU13aの暴走検知回路９を友好にする
ための（検知可能状態にするための）制御動作を示すフ
ローチヤート、第６図はクロツク異常が発生した時の暴
走検知回路９の動作を示すフローチヤート、第７図はメ
インCPU13aの高エネルギー電源14aをオフする事なし
に、コンペアレジスタ21の設定値を変更する時の動作を
示すフローチヤート、第８図はサブCPU4cのサブCPUクロ
ツク出力制御を示すフローチヤートである。

まず第５図を参照してメインCPU13aの暴走検知回路９
を有効にするための動作を説明する。

メインCPU13aは、まずステツプS1で信号線27を介して
コンペアレジスタ21にメインCPUクロツク１−３とサブC
PU信号２−３の両信号周期の比較結果が、異常状態であ
るか、正常状態であるかを判断するための数値を書込
む。そしてステツプS2でメインCPU13aはI/Oレポート13b
をセツトして高エネルギー電源14aを強制オフするため
の信号36を“1"とし、続くステツプS3で同様にI/Oポー
ト13bからの電源オフ防止信号37を“0"として、高エネ
ルギー電源14aのオン／オフ制御を暴走検知回路９より
の出力信号210により行なうモードに設定する。

一方、装置に電源が供給されている時には高エネルギ
ー電源14a以外の電源14b,14cは付勢された状態であり、
メインCPU13aよりのメインCPUクロツク信号１−３及び
サブCPU4cよりのサブCPU信号２−３は常時出力されてい
る状態であり、両信号は暴走検知回路９に出力されてい
る。このため、暴走検知回路９は、ステツプS5で比較処
理を開始する。

即ち、一致／不一致検出回路25はサブCPU信号２−３
の一周期の間に、分周回路22のメインCPUクロツク１−
３の分周出力（カウンタ23のカウント値）がコンペアレ
ジスタ21の設定数値と同じになつたか否かを常時検出し
ており、両値が一致すると一致信号をクロツク異常検知
回路26へ出力する。クロツク異常検知回路26は、この一
致信号が出力されるとサブCPU信号２−３とメインCPUク
ロツク１−３の比率が正常であると判断し、暴走検知回
路９よりの出力信号210をオンとする。

これにより、高エネルギー電源14aが付勢され、電流
供給が行なわれ、フアクシミリ装置の動作が開始され
る。

クロツク異常検出回路26は、高エネルギー電源14aが
付勢され、電流供給が行なわれ、フアクシミリ装置の動
作が開始されるカウンタ23のカウンタがオーバーフロー
した場合及び，一致／不一致検出回路25がカウンタ23と
コンペアレジスタ21の一致を検出することなしにサブCP
U信号２−３が連続して入力した場合には、サブCPU信号
２−３もしくは、メインCPUクロツク１−３が異常であ
ると判断し、暴走検知回路９よりの出力信号210をオフ
とする。この出力信号210がオフされると、オア回路31
の出力もオフとなり、アンド回路32の出力もオフ、即
ち、電源制御信号35がオフされ、高エネルギー電源14a
の電流供給を停止させる。この状態を第６図ステツプS1
0、ステツプS11に示す。

一方、電源制御信号35はメインCPU13aのI/Oポート13b
の入力ポート部にも出力されており、メインCPU13aはス
テツプS12でこの高エネルギー電源14aの電流供給の停止
を検出することができる。これを検出したメインCPU13a
は、ステツプS13で異常発生の報知や他の構成部分の動
作の停止等の必要な後処理を実行する。

このオフ状態は、クロツク異常検知回路26がリセツト
されるか、もしくはコンペアレジスタ21の数値が中央制
御部13により再書込みされない限り、解除されない。即
ち、一度異常状態となつた場合、もし仮にサブCPU信号
２−３とメインCPUクロツク１−３の周波数比が正常状
態に復帰しても、それだけで暴走検知回路主要部20より
の出力信号210はオンとならない。

また、本実施例の暴走検知回路９は、コンペアレジス
タ21への設定数値を変更すると、異常状態の検出範囲を
変更することができ、電源制御信号35（出力信号210）
の発生範囲を可変とすることができる。

この本実施例の暴走検知回路９のコンペアレジスタ21
への設定数値の変更による異常状態の検出範囲の変更処
理を第７図を参照して以下に説明する。

本実施例の暴走検知回路９は、上述した様にコンペア
レジスタ21に数値を書込み、サブCPU信号２−３が入力
し、カウンタ23のカウント値とコンペアレジスタ21の設
定数値とが一致しないと高エネルギー電源14aをオンと
する事ができない。そのため、フアクシミリ装置が動作
中にコンペアレジスタ21の数値を書き変えると、電源が
一瞬“オフとの状態となる。このため、第７図のステツ
プS20でレジスタ値の変更処理の開始に続き、まずステ
ツプS21でI/Oポート13bからの電源オフ防止信号37を
“1"として、高エネルギー電源14aがオフしないように
制御し、高エネルギー電源14aのオン／オフ制御を暴走
検知回路９よりの出力信号210により行なわないように
（暴走検知回路９の出力信号210を無効とするように）
する。

続いてステツプS22でコンペアレジスタ21の数値を所
望の数値に設定変更する。そしてステツプS23でサブCPU
信号２−３の１周期分の時間ウエイトする。これは、出
力信号210が一旦オフになつても、次のサブCPU信号２−
３でカウンタ23のカウント値がリセツトされ、一致／不
一致検出回路25の一致が検出され、出力信号210がオン
される時間電源制御信号35がオフされないためである。

そして、サブCPU信号２−３の１周期分の時間が経過
するとステツプS24でI/Oポート13bからの電源オフ防止
信号37を“0"として、高エネルギー電源14aのオン／オ
フ制御を暴走検知回路９よりの出力信号210により行な
うようにしてステツプS25に進み、再び暴走検知回路９
による暴走検知処理に移行する。

このように制御することにより、高エネルギー電源14
aは連続的にオンの状態を保ち続ける。

最後にサブCPU4cにおけるサブCPU信号２−３の出力制
御を第８図を参照して以下に説明する。

サブCPU4cは、正常にプログラムが実行されている時
には、まずステツプS31でリアルタイマをスタートさせ
る。このリアルタイマがスタートされると、以後、タイ
ムオーバとなる毎にサブCPU4cに割り込みをかけ、所定
時間が経過する毎にサブCPU4cに報知する。従つて、割
り込みがあるまで、即ち、タイムオーバするまではステ
ツプS32よりステツプS33の処理に進み、通常の駆動系制
御等を実行する。

そして、リアルタイマがタイムオーバすると割り込み
がかかるため、ステツプS32よりステツプS35に進み、付
属のI/OポートのサブCPU信号２−３出力ポートを一定時
間セツトしてサブCPU信号２−３を出力する。そして再
びステツプS31に戻り、次のタイムオーバに備える。サ
ブCPU4cでは、正常に動作している間は、常時以上の処
理を実行し、所定周期でサブCPU信号２−３を出力し続
けることになる。

以上説明した暴走検知回路９の動作タイミングチヤー
トを第９図及び第10図に示す。

第９図は、メインCPU13aのメインCPUクロツク１−３
の発振がおかしくなつた場合などで、暴走検知回路９の
作用で高エネルギー電源14aが電源断となる場合の動作
タイミングチヤート、第10図はサブCPU信号２−３の出
力がおかしくなつた場合などで、暴走検知回路９の作用
で高エネルギー電源14aが電源断となる場合の動作タイ
ミングチヤートである。

第９図において、まず最初に、メインCPU13aがコンペ
アレジスタ21に数値を書込み、サブCPU信号２−３が入
力するとカウンタ23リセツトされてに示す状態とな
り、カウンタ23はメインCPUクロツク１−３のカウント
（分周回路22出力のカウント）を開始する。順次カウン
トを続け、′の如くこのカウンタ値がコンペアレジス
タ21の設定値を越えると、一致／不一致検出回路25が一
致を検出してクロツク異常検知回路26に報知し、出力信
号210を出力する。その結果、電源制御信号35が出力さ
れ、高エネルギー電源14aがオンとなる。

カウンタ23はカウントを続行しているが、次にサブCP
U信号２−３が再入力された時点で該カウンタ23は一旦
クリアされ、の如く再び“0"からメインCPUクロツク
１−３のカウントを開始する。この場合電源制御信号35
は出力されたままであり、高エネルギー電源14aはオン
のままである。正常時は異常の動作を繰り返すことにな
る。

ここで、メインCPUクロツク１−３の発振が停止、ま
たは周期が長くなる等した場合には、に示す様にカウ
ンタ23のカウント値が上がらず、次のサブCPU信号２−
３がくるまでにコンペアレジスタ21の設定値に達しな
い。また、サブCPU4cが動作不良を起こし、サブCPU信号
２−３の周期が短くなつた様な場合にも、コンペアレジ
スタ21の設定値に達しない。このため、次のサブCPU信
号２−３がくるとクロツク異常検知回路26はで異常検
知状態となり、出力信号210をオフする。この結果、電
源制御信号35がオフされ、高エネルギー電源14aがオフ
となる。この状態となると、再びメインCPUクロツク１
−３の発振が正常になり、に示す状態となつても、コ
ンペアレジスタ21の数値を再び書込まない限り、高エネ
ルギー電源14aはオンとはならない。

次に第10図の場合を説明する。

この場合にも、正常動作時の動作は第９図と同様であ
り、より′、の動作を繰り返す。

この状態時に、サブCPU4cの暴走等の動作不良が発生
してサブCPU信号２−３が出力されない、または出力周
期が長くなつた場合、あるいはメインCPU13aの動作クロ
ツクの異常で、メインCPUクロツク１−３周期が短くな
つた場合等は、に示すようにカウンタ23のカウント値
がオーバーフローしてしまう。クロツク異常検知回路26
はで異常検知状態となり、出力信号210をオフする。
この結果、電源制御信号35がオフされ、高エネルギー電
源14aがオフとなる。この状態となると、で再びサブC
PU信号２−３の出力が正常になつても、コンペアレジス
タ21の数値を再び書込まないかぎり、高エネルギー電源
14aはオンとはならない。

以上説明したように本実施例によれば、 （１）サーマルヘツド、モータ等記録系を制御するサブ
CPU4cからのサブCPU信号２−３と、メインCPUクロツク
１−３との周期の比較を行なう簡単で安価な回路を設け
る事により、メインCPU13aとサブCPU4cの動作を同時に
監視し、両者の暴走を速やかに検知し、高エネルギー電
源14aをオフにし、発煙、発火等の事故を未然に防止す
る安全性の高い装置が提供できる。

（２）また、上述の高エネルギー電源14aの電源オフの
条件を可変にする事によりメインCPUクロツク１−３に
対するサブCPU信号２−３の周期が変化するような場
合、たとえばサブCPU4cがサーマルヘツドとモータを同
時に制御可能でサブCPU4cがどちらか一方を制御してい
る場合と両者を同時に制御している場合とではサブCPU
信号２−３の周期が異なる様な場合においても適切な対
処が可能である。

（３）サブCPU信号２−３とメインCPUクロツク１−３の
周波数比が一旦異常とみなされる値となつた時には、メ
インCPU13aからのトリガ信号が送出されない限り、電源
のオフに保ちつづける構成にした事により、サブCPU信
号２−３あるいは、メインCPUクロツク１−３が断続的
に異常、正常を繰り返すような場合において、高エネル
ギー電源14aが断続的にオン／オフを繰り返す事によ
る、たとえばモータ駆動系の脱調や、プリントアウトデ
ータがところどころ欠落するようなフアクシミリ装置の
異常な動作を防止する事ができる。

（４）上述の電源オフ解除のトリガ信号をコンペアレジ
スタ21の数値書込み信号とする事により、回路の構成を
簡単にすると同時に、制御ソフトウエアを簡単なものと
する事ができる。

（５）暴走検知回路９による高エネルギー電源14aのオ
フを、メインCPU13aで検知可能に構成したことにより、
高エネルギー電源14aがオフとなつた後の処理を速やか
に、かつ適切に実行する事ができる。

（６）暴走検知回路の状態によらず、高エネルギー電源
14aをオンする手段を設けた事により、高エネルギー電
源14aをオンさせたままでコンペアレジスタ21の値を書
きかえることを可能とした。これにより、サブCPU4cの
動作に幅をもたせる事ができた。

［発明の効果］ 以上説明したように本発明によれば、サブCPUの動作
信号とメインCPUを動作させるクロツクの周期を比較す
るという簡単で安価な回路を設ける事により、メインCP
UとサブCPUを同時に監視し、両者の暴走を速やかに検知
し、サブCPUでの制御対象の駆動電源をオフにし、発
煙、発火等の事故を未前に防止することができる安全性
の高いフアクシミリ装置を提供できる。

また、一旦異常とみなされ電源オフとなつた後には、
メインCPUからのトリガ信号が送出されない限り、電源
をオフに保ちつづける構成にした事により、サブCPUあ
るいは、メインCPUが断続的に異常、正常を繰り返す場
合でも電源が断続的にオン／オフを繰り返す事による、
たとえばモータ駆動系の脱調やデータがところどころ欠
落したプリントアウトといつたようなフアクシミリ装置
の異常な動作を防止する事ができる。

更に、電源オフをメインCPUが検知する手段を設ける
事により、電源オフとなつてからの後処理を適切に実行
する事が可能になる。

【図面の簡単な説明】

第１図は本発明に係る一実施例フアクシミリ装置の構成
ブロツク図、 第２図は本実施例フアクシミリ装置の主にサーマルヘツ
ド、モータ等の高エネルギー電源の接続系統の概略を示
す図、 第３図は本実施例の暴走検知回路の主要部の詳細ブロツ
ク図、 第４図は本実施例の暴走検知回路出力部の詳細ブロツク
図、 第５図〜第７図は本実施例の主にメインCPUの高エネル
ギー電源制御動作フローチヤート、 第８図は本実施例サブCPUのサブCPU信号出力制御フロー
チヤート、 第９図は本実施例の主にメインCPUクロツクが異常とな
り、高エネルギー電源がオフとなる場合の動作タイミン
グチヤート、 第10図は本実施例の主にサブCPU信号が異常となり、高
エネルギー電源がオフとなる場合の動作タイミングチヤ
ートである。 図中、１…モデム、２…NCU、２−３…メインCPUクロツ
ク、2a…各種リレー、２−３…サブCPU信号、３…モデ
ム制御、４…記録部、4a…記録モータ、4b…サールヘツ
ド、4c…サブCPU、５…読取部、5a…読取モータ、5b…
蛍光灯、６…スタンプ用プランジヤー、７…ROM、８…R
AM、９…暴走検知回路、10a…表示器、10b…キーボー
ド、12…カツター部、12a…カツターモータ、13…中央
制御部、13a…メインCPU、13b…I/Oポート、14a…高エ
ネルギー電源、17…モータドライバ、20…暴走検知回路
主要部、21…コンペアレジスタ、22…分周回路、23…カ
ウンタ、24…オーバーフロー保持回路、25…一致／不一
致検出回路、26…クロツク異常検知回路、30…暴走検知
回路出力部、35…電源制御信号、37…電源オフ防止信号
である。

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】電気回路系を主に制御するメインCPUと、
   他の記録／読取機構系等を主に制御するサブCPUとを備
   えるフアクシミリ装置であつて、 前記サブCPUが正常動作している時に所定周期の動作信
   号を出力する動作信号出力手段と、該動作信号出力手段
   よりの動作信号とメインCPUを動作させるクロツクの周
   期を比較し、その比率が一定量以下あるいは一定量以上
   であるか否かを監視する監視手段と、該監視手段が前記
   動作信号の発生周期の所定範囲外を検知すると前記サブ
   CPUでの制御対象の駆動電源をオフする電源制御手段と
   を備えることを特徴とするフアクシミリ装置。
2. 【請求項２】請求項第１項記載のフアクシミリ装置にお
   いて、 監視手段は前記動作信号の発生周期の監視範囲を可変と
   したことを特徴とするフアクシミリ装置。
3. 【請求項３】請求項第１項又は第２項記載のフアクシミ
   リ装置において、 電源制御手段はメインCPUからの起動信号の出力により
   オフした前記サブCPUでの制御対象の駆動電源をオンす
   ることを特徴とするフアクシミリ装置。
4. 【請求項４】請求項第３項記載のフアクシミリ装置にお
   いて、 監視手段は前記動作信号の発生周期の監視範囲を可変と
   し、メインCPUより電源制御手段への起動信号に従つて
   前記動作信号の発生周期の監視範囲を設定することを特
   徴とするフアクシミリ装置。
5. 【請求項５】請求項第１項記載のフアクシミリ装置にお
   いて、 電源制御手段によるサブCPUでの制御対象の駆動電源の
   オフ状態をメインCPUに報知する報知手段を備えること
   を特徴とするフアクシミリ装置。
6. 【請求項６】請求項第１項記載のフアクシミリ装置にお
   いて、 更に電源制御手段の電源オフ動作を消勢するオフ防止手
   段を備えることを特徴とするフアクシミリ装置。