JP2722829B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2722829B2 JP2722829B2 JP3045917A JP4591791A JP2722829B2 JP 2722829 B2 JP2722829 B2 JP 2722829B2 JP 3045917 A JP3045917 A JP 3045917A JP 4591791 A JP4591791 A JP 4591791A JP 2722829 B2 JP2722829 B2 JP 2722829B2
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- Japan
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- polycrystalline silicon
- forming
- channel stopper
- semiconductor device
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- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明はチャンネルストッパを有
する半導体装置の製造方法に関し、特にチャンネルスト
ッパを製造する方法に関する。
する半導体装置の製造方法に関し、特にチャンネルスト
ッパを製造する方法に関する。
【０００２】
【従来の技術】従来、この種のチャンネルストッパを有
する半導体装置として、図３に示すものがある。この半
導体装置は、Ｐ型サブストレート１の素子領域にＮ型埋
込層２を形成した後、全面にＮ型エピタキシャル層３を
形成する。そして、Ｐ型素子分離層４を形成して素子領
域を画成しかつ全面にシリコン酸化膜５を形成した後、
トランジスタ領域にはＰ型ベース層６とＮ型エミッタ層
７を形成し、拡散抵抗領域には抵抗電極としてのＰ型不
純物層８を形成する。そして、拡散抵抗領域には、表面
反転防止のためにチャンネルストッパとしてのＮ型不純
物層１２を形成している。
する半導体装置として、図３に示すものがある。この半
導体装置は、Ｐ型サブストレート１の素子領域にＮ型埋
込層２を形成した後、全面にＮ型エピタキシャル層３を
形成する。そして、Ｐ型素子分離層４を形成して素子領
域を画成しかつ全面にシリコン酸化膜５を形成した後、
トランジスタ領域にはＰ型ベース層６とＮ型エミッタ層
７を形成し、拡散抵抗領域には抵抗電極としてのＰ型不
純物層８を形成する。そして、拡散抵抗領域には、表面
反転防止のためにチャンネルストッパとしてのＮ型不純
物層１２を形成している。
【０００３】
【発明が解決しようとする課題】上述した従来の半導体
装置では、拡散抵抗領域に形成するＮ型のチャンネルス
トッパ１２はＮＰＮトランジスタのＮ型エミッタ層７と
同時に形成しているため、チャンネルストッパ１２の不
純物濃度が高くなり、表面近傍で欠陥が生じ易いという
問題がある。又、チャンネルストッパ１２に不純物を拡
散した後の酸化時間が長く取れないため、このチャンネ
ルストッパの表面に形成する酸化膜が他部分より薄くな
り、特にエピタキシャル層３とチャンネルストッパ１２
の接点部分の酸化膜が薄くなり、静電破壊に弱いという
問題がある。
装置では、拡散抵抗領域に形成するＮ型のチャンネルス
トッパ１２はＮＰＮトランジスタのＮ型エミッタ層７と
同時に形成しているため、チャンネルストッパ１２の不
純物濃度が高くなり、表面近傍で欠陥が生じ易いという
問題がある。又、チャンネルストッパ１２に不純物を拡
散した後の酸化時間が長く取れないため、このチャンネ
ルストッパの表面に形成する酸化膜が他部分より薄くな
り、特にエピタキシャル層３とチャンネルストッパ１２
の接点部分の酸化膜が薄くなり、静電破壊に弱いという
問題がある。
【０００４】このため、チャンネルストッパの濃度を低
くすることが考えられるが、このためにはチャンネルス
トッパを独立した工程で製造する必要があり、工数が増
大し、かつコスト高になるという問題もある。本発明の
目的は工数を増大することなく低い濃度のチャンネルス
トッパを製造可能な半導体装置の製造方法を提供するこ
とにある。
くすることが考えられるが、このためにはチャンネルス
トッパを独立した工程で製造する必要があり、工数が増
大し、かつコスト高になるという問題もある。本発明の
目的は工数を増大することなく低い濃度のチャンネルス
トッパを製造可能な半導体装置の製造方法を提供するこ
とにある。
【０００５】本発明の半導体装置の製造方法は、半導体
基体の表面に絶縁膜を形成し、チャンネルストッパを形
成する箇所の前記絶縁膜を選択的にエッチング除去して
開口を形成する工程と、全面に所要濃度の不純物を含む
多結晶シリコン膜を形成する工程と、熱処理を行って前
記多結晶シリコン膜から前記開口を通して前記半導体基
体に不純物を拡散して前記チャンネルストッパを形成す
る工程と、前記多結晶シリコン膜をパターン形成して多
結晶シリコン抵抗素子を形成する工程を含んでいる。
基体の表面に絶縁膜を形成し、チャンネルストッパを形
成する箇所の前記絶縁膜を選択的にエッチング除去して
開口を形成する工程と、全面に所要濃度の不純物を含む
多結晶シリコン膜を形成する工程と、熱処理を行って前
記多結晶シリコン膜から前記開口を通して前記半導体基
体に不純物を拡散して前記チャンネルストッパを形成す
る工程と、前記多結晶シリコン膜をパターン形成して多
結晶シリコン抵抗素子を形成する工程を含んでいる。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の第１実施例を製造工程順に示す断面
図である。先ず、図１（ａ）に示すようにＰ型シリコン
基板１の素子領域にＮ型埋込層２を形成し、その上にＮ
型エピタキシャル層３を成長する。そして、このＮ型エ
ピタキシャル層にＰ型素子分離層４を形成し素子領域を
画成する。更に、全面にシリコン酸化膜５を形成した
後、図では鎖線で示すように、トランジスタ領域には従
来と同様にＰ型ベース層６とＮ型エミッタ層７を形成す
る。又、熱拡散抵抗領域には、レジスト９を利用したフ
ォトリソグラフィ技術を用いてＰ型不純物、例えばボロ
ンを 30KeV，５×1013〜１×1014cm-2程度打込みＰ型拡
散抵抗電極８を形成する。
る。図１は本発明の第１実施例を製造工程順に示す断面
図である。先ず、図１（ａ）に示すようにＰ型シリコン
基板１の素子領域にＮ型埋込層２を形成し、その上にＮ
型エピタキシャル層３を成長する。そして、このＮ型エ
ピタキシャル層にＰ型素子分離層４を形成し素子領域を
画成する。更に、全面にシリコン酸化膜５を形成した
後、図では鎖線で示すように、トランジスタ領域には従
来と同様にＰ型ベース層６とＮ型エミッタ層７を形成す
る。又、熱拡散抵抗領域には、レジスト９を利用したフ
ォトリソグラフィ技術を用いてＰ型不純物、例えばボロ
ンを 30KeV，５×1013〜１×1014cm-2程度打込みＰ型拡
散抵抗電極８を形成する。
【０００７】次に、図１（ｂ）に示すように全面にシリ
コン窒化膜１０を1500Å成長させたのち、フォトリソグ
ラフィ技術を用いてチャンネルストッパとしてのＮ型不
純物層を形成する領域を開孔し、その上で全面に多結晶
シリコン膜１１を1500Å成長し、これにＮ型不純物、例
えばヒ素を 70KeV，8.0 ×1013〜1.0 ×1014cm-2でイオ
ン注入する。
コン窒化膜１０を1500Å成長させたのち、フォトリソグ
ラフィ技術を用いてチャンネルストッパとしてのＮ型不
純物層を形成する領域を開孔し、その上で全面に多結晶
シリコン膜１１を1500Å成長し、これにＮ型不純物、例
えばヒ素を 70KeV，8.0 ×1013〜1.0 ×1014cm-2でイオ
ン注入する。
【０００８】次に、図１（ｃ）に示すように常圧ＣＶＤ
法によりシリコン酸化膜（図示せず）を3000Å成長後、
フォトリソグラフィ技術を用いて多結晶シリコン抵抗体
の電極部分及びチャンネルストッパ形成部分の各酸化膜
を除去後、Ｎ型不純物例えばヒ素を 70KeV，１×1016cm
-2導入する。そして、 950℃の窒素雰囲気にて50〜70分
加熱処理することで、多結晶シリコン膜１１中及びこれ
から拡散抵抗領域のＮ型エピタキシャル層３中にＮ型不
純物を拡散させ、これにより多結晶シリコン抵抗体の電
極部１４及びＮ型チャンネルストッパ１２を形成する。
その後、多結晶シリコン膜１１を選択的にパターニング
することにより、シリコン窒化膜１０上に多結晶シリコ
ン抵抗体１３が形成される。
法によりシリコン酸化膜（図示せず）を3000Å成長後、
フォトリソグラフィ技術を用いて多結晶シリコン抵抗体
の電極部分及びチャンネルストッパ形成部分の各酸化膜
を除去後、Ｎ型不純物例えばヒ素を 70KeV，１×1016cm
-2導入する。そして、 950℃の窒素雰囲気にて50〜70分
加熱処理することで、多結晶シリコン膜１１中及びこれ
から拡散抵抗領域のＮ型エピタキシャル層３中にＮ型不
純物を拡散させ、これにより多結晶シリコン抵抗体の電
極部１４及びＮ型チャンネルストッパ１２を形成する。
その後、多結晶シリコン膜１１を選択的にパターニング
することにより、シリコン窒化膜１０上に多結晶シリコ
ン抵抗体１３が形成される。
【０００９】したがって、この製造方法では、トランジ
スタ及び拡散抵抗を形成した後の、多結晶シリコン抵抗
体１３を形成する工程、特に多結晶シリコン抵抗体１３
の電極部１４を形成する工程と同時にチャンネルストッ
パ１２を形成することが可能となり、このチャンネルス
トッパ１２の不純物濃度はＮＰＮトランジスタのＮ型エ
ミッタ層よりも低い濃度に形成することができる。これ
により、表面欠陥が生じ難く、又拡散後に長い酸化時間
を取ることができるため表面の酸化膜を厚く形成でき、
静電破壊に対する強度を高めることができる。更に、チ
ャンネルストッパ１２は多結晶シリコン抵抗体１３の形
成工程と同時に形成しているため、工程数が増大される
こともない。
スタ及び拡散抵抗を形成した後の、多結晶シリコン抵抗
体１３を形成する工程、特に多結晶シリコン抵抗体１３
の電極部１４を形成する工程と同時にチャンネルストッ
パ１２を形成することが可能となり、このチャンネルス
トッパ１２の不純物濃度はＮＰＮトランジスタのＮ型エ
ミッタ層よりも低い濃度に形成することができる。これ
により、表面欠陥が生じ難く、又拡散後に長い酸化時間
を取ることができるため表面の酸化膜を厚く形成でき、
静電破壊に対する強度を高めることができる。更に、チ
ャンネルストッパ１２は多結晶シリコン抵抗体１３の形
成工程と同時に形成しているため、工程数が増大される
こともない。
【００１０】図２は本発明方法を用いて製造した半導体
装置の第２実施例の断面図である。この実施例では、Ｂ
ｉ−ＣＭＯＳトランジスタにおいてＮ型エピタキシャル
層３にＰ型ウェル１５を形成し、このＰ型ウェル１５内
にＮ型ソース・ドレイン層１６を形成することでＮ型Ｍ
ＯＳトランジスタを構成している。そして、このＮ型Ｍ
ＯＳトランジスタ間にＮ型不純物層を拡散してチャンネ
ルストッパ１２を形成しているが、この場合にもチャン
ネルストッパ１２をＮ型多結晶シリコン抵抗体１３を形
成するための多結晶シリコン膜１１を利用してこれと同
時に形成していることは第１実施例と同じである。
装置の第２実施例の断面図である。この実施例では、Ｂ
ｉ−ＣＭＯＳトランジスタにおいてＮ型エピタキシャル
層３にＰ型ウェル１５を形成し、このＰ型ウェル１５内
にＮ型ソース・ドレイン層１６を形成することでＮ型Ｍ
ＯＳトランジスタを構成している。そして、このＮ型Ｍ
ＯＳトランジスタ間にＮ型不純物層を拡散してチャンネ
ルストッパ１２を形成しているが、この場合にもチャン
ネルストッパ１２をＮ型多結晶シリコン抵抗体１３を形
成するための多結晶シリコン膜１１を利用してこれと同
時に形成していることは第１実施例と同じである。
【００１１】以上説明したように本発明は、多結晶シリ
コンからなる抵抗素子を形成するための多結晶シリコン
膜を利用し、この多結晶シリコンに含まれる不純物を半
導体基体の絶縁膜に設けた開口から半導体基体の表面に
拡散してチャンネルストッパを形成しているので、チャ
ンネルストッパをバイポーラトランジスタのエミッタと
は独立して形成することができ、その不純物濃度を低く
することができ、表面欠陥の発生を抑制するとともに、
その表面の酸化膜を厚く形成して静電破壊強度を高める
ことができる。又、多結晶シリコンからなる抵抗素子の
製造工程の一部を利用してチャンネルストッバを形成す
ることができるため、製造工程数を増大することがなく
コスト高が防止できる。
コンからなる抵抗素子を形成するための多結晶シリコン
膜を利用し、この多結晶シリコンに含まれる不純物を半
導体基体の絶縁膜に設けた開口から半導体基体の表面に
拡散してチャンネルストッパを形成しているので、チャ
ンネルストッパをバイポーラトランジスタのエミッタと
は独立して形成することができ、その不純物濃度を低く
することができ、表面欠陥の発生を抑制するとともに、
その表面の酸化膜を厚く形成して静電破壊強度を高める
ことができる。又、多結晶シリコンからなる抵抗素子の
製造工程の一部を利用してチャンネルストッバを形成す
ることができるため、製造工程数を増大することがなく
コスト高が防止できる。
【図面の簡単な説明】
【図１】同図（ａ）乃至（ｃ）は本発明の第１実施例を
製造工程順に示す断面図である。
製造工程順に示す断面図である。
【図２】本発明の第２実施例の断面図である。
【図３】従来の半導体装置の断面図である。
１ Ｐ型シリコン基板 ２ Ｎ型埋込
層 ３ Ｎ型エピタキシャル層 ４ Ｐ型素子
分離層 ５ シリコン酸化膜 ６ Ｐ型ベー
ス層 ７ Ｎ型エミッタ層 １０ シリコ
ン窒化膜 １１ 多結晶シリコン膜 １２ チャン
ネルストッパ １３ 多結晶シリコン抵抗体 １５ Ｐ型ウ
ェル １６ Ｎ型ソース・ドレイン層
層 ３ Ｎ型エピタキシャル層 ４ Ｐ型素子
分離層 ５ シリコン酸化膜 ６ Ｐ型ベー
ス層 ７ Ｎ型エミッタ層 １０ シリコ
ン窒化膜 １１ 多結晶シリコン膜 １２ チャン
ネルストッパ １３ 多結晶シリコン抵抗体 １５ Ｐ型ウ
ェル １６ Ｎ型ソース・ドレイン層
Claims (1)
- 【請求項１】 半導体基体内にチャンネルストッパを有
し、かつ前記半導体基体の表面上に多結晶シリコンで構
成される抵抗素子を有する半導体装置の製造に際し、前
記半導体基体の表面に絶縁膜を形成し、前記チャンネル
ストッパを形成する箇所の前記絶縁膜を選択的にエッチ
ング除去して開口を形成する工程と、全面に所要濃度の
不純物を含む多結晶シリコン膜を形成する工程と、熱処
理を行って前記多結晶シリコン膜から前記開口を通して
前記半導体基体に不純物を拡散して前記チャンネルスト
ッパを形成する工程と、前記多結晶シリコン膜をパター
ン形成して多結晶シリコン抵抗素子を形成する工程を含
むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3045917A JP2722829B2 (ja) | 1991-02-19 | 1991-02-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3045917A JP2722829B2 (ja) | 1991-02-19 | 1991-02-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04264753A JPH04264753A (ja) | 1992-09-21 |
| JP2722829B2 true JP2722829B2 (ja) | 1998-03-09 |
Family
ID=12732600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3045917A Expired - Lifetime JP2722829B2 (ja) | 1991-02-19 | 1991-02-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2722829B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51147184A (en) * | 1975-06-11 | 1976-12-17 | Toshiba Corp | Method of mawufacturing of mosic circuit device |
| JPS53147481A (en) * | 1977-05-27 | 1978-12-22 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device and production of the same |
| JPS60126846A (ja) * | 1983-12-14 | 1985-07-06 | Hitachi Micro Comput Eng Ltd | 半導体装置およびその製造方法 |
| JPS6142860U (ja) * | 1984-08-22 | 1986-03-19 | 三洋電機株式会社 | 相補型ｍｏｓ半導体装置 |
-
1991
- 1991-02-19 JP JP3045917A patent/JP2722829B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04264753A (ja) | 1992-09-21 |
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