JPH05243249A - バイポーラトランジスタの製造方法 - Google Patents
バイポーラトランジスタの製造方法Info
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- JPH05243249A JPH05243249A JP8151692A JP8151692A JPH05243249A JP H05243249 A JPH05243249 A JP H05243249A JP 8151692 A JP8151692 A JP 8151692A JP 8151692 A JP8151692 A JP 8151692A JP H05243249 A JPH05243249 A JP H05243249A
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Abstract
(57)【要約】
【目的】 工程を少なくとも増加させることなく、所謂
ＬＧＥ構造で且つ特性の優れたバイポーラトランジスタ
を製造する。 【構成】 エミッタ領域のパターンの開口２２をＳｉＯ
2 膜２１に形成し、この開口２２を多結晶Ｓｉ膜２４で
覆う。多結晶Ｓｉ膜２４には、まずＡｓを低濃度にイオ
ン注入し、ＳｉＯ2 膜２５から成る側壁を段差部に形成
した後、再びＡｓを高濃度にイオン注入する。そして、
アニールで多結晶Ｓｉ膜２４からＡｓを拡散させて、エ
ミッタ領域を構成するｎ- 型の不純物領域２７とｎ+ 型
の不純物領域２８とを形成する。多結晶Ｓｉ膜２４はエ
ミッタ取出し電極になり、この多結晶Ｓｉ膜２４上に側
壁を形成しているので、側壁を形成するためのＲＩＥに
よってエミッタ領域が損傷等を受けることがない。
ＬＧＥ構造で且つ特性の優れたバイポーラトランジスタ
を製造する。 【構成】 エミッタ領域のパターンの開口２２をＳｉＯ
2 膜２１に形成し、この開口２２を多結晶Ｓｉ膜２４で
覆う。多結晶Ｓｉ膜２４には、まずＡｓを低濃度にイオ
ン注入し、ＳｉＯ2 膜２５から成る側壁を段差部に形成
した後、再びＡｓを高濃度にイオン注入する。そして、
アニールで多結晶Ｓｉ膜２４からＡｓを拡散させて、エ
ミッタ領域を構成するｎ- 型の不純物領域２７とｎ+ 型
の不純物領域２８とを形成する。多結晶Ｓｉ膜２４はエ
ミッタ取出し電極になり、この多結晶Ｓｉ膜２４上に側
壁を形成しているので、側壁を形成するためのＲＩＥに
よってエミッタ領域が損傷等を受けることがない。
Description
【０００１】
【産業上の利用分野】本発明は、所謂ＬＧＥ（Laterall
y Graded Emitter）構造のバイポーラトランジスタの製
造方法に関するものである。
y Graded Emitter）構造のバイポーラトランジスタの製
造方法に関するものである。
【０００２】
【従来の技術】エミッタ、ベース間に逆バイアスが印加
されたことによるホットキャリア効果によって電流増幅
率ｈFEが劣化するのを防止するために、半導体基体の表
面で高濃度不純物領域を低濃度不純物領域で囲み、これ
らの不純物領域をエミッタ領域にしてエミッタ、ベース
間の電界を緩和したＬＧＥ構造のバイポーラトランジス
タが考えられている。
されたことによるホットキャリア効果によって電流増幅
率ｈFEが劣化するのを防止するために、半導体基体の表
面で高濃度不純物領域を低濃度不純物領域で囲み、これ
らの不純物領域をエミッタ領域にしてエミッタ、ベース
間の電界を緩和したＬＧＥ構造のバイポーラトランジス
タが考えられている。
【０００３】このＬＧＥ構造のバイポーラトランジスタ
を製造するために、従来は、半導体基体を覆う絶縁膜に
設けたエミッタ領域用の開口内にまず低濃度不純物領域
を形成し、その後に開口内に側壁を形成し、絶縁膜と側
壁とをマスクにして高濃度不純物領域を形成して、エミ
ッタ領域を形成していた（例えば、ＳＤＭ９１−３５
ｐ．１７−２２）。
を製造するために、従来は、半導体基体を覆う絶縁膜に
設けたエミッタ領域用の開口内にまず低濃度不純物領域
を形成し、その後に開口内に側壁を形成し、絶縁膜と側
壁とをマスクにして高濃度不純物領域を形成して、エミ
ッタ領域を形成していた（例えば、ＳＤＭ９１−３５
ｐ．１７−２２）。
【０００４】
【発明が解決しようとする課題】ところが、エミッタ領
域用の開口内に側壁を形成するためには、絶縁膜等を全
面に堆積させた後、この絶縁膜等の全面に対してＲＩＥ
を行う。このため、ＲＩＥによってエミッタ領域が損傷
を受けたり、エミッタ領域がエッチングされてベース幅
がばらついたりして、電流増幅率ｈFE等の特性がばらつ
く。従って、上述の従来の製造方法では、特性の優れた
バイポーラトランジスタを製造することができなかっ
た。
域用の開口内に側壁を形成するためには、絶縁膜等を全
面に堆積させた後、この絶縁膜等の全面に対してＲＩＥ
を行う。このため、ＲＩＥによってエミッタ領域が損傷
を受けたり、エミッタ領域がエッチングされてベース幅
がばらついたりして、電流増幅率ｈFE等の特性がばらつ
く。従って、上述の従来の製造方法では、特性の優れた
バイポーラトランジスタを製造することができなかっ
た。
【０００５】
【課題を解決するための手段】請求項１のバイポーラト
ランジスタの製造方法は、半導体基体１４を覆う絶縁膜
２１にエミッタ領域のパターンの開口２２を形成する工
程と、第１の不純物を相対的に低濃度に含有する半導体
膜２４で前記開口２２を覆う工程と、前記半導体膜２４
のうちで前記開口２２に対応する段差部に側壁２５を形
成する工程と、前記側壁２５をマスクにして前記半導体
膜２４に第２の不純物を相対的に高濃度に導入する工程
と、前記半導体膜２４から前記開口２２を介して前記半
導体基体１４へ前記第１及び第２の不純物を拡散させて
第１及び第２の不純物領域２７、２８を形成する工程と
を有している。
ランジスタの製造方法は、半導体基体１４を覆う絶縁膜
２１にエミッタ領域のパターンの開口２２を形成する工
程と、第１の不純物を相対的に低濃度に含有する半導体
膜２４で前記開口２２を覆う工程と、前記半導体膜２４
のうちで前記開口２２に対応する段差部に側壁２５を形
成する工程と、前記側壁２５をマスクにして前記半導体
膜２４に第２の不純物を相対的に高濃度に導入する工程
と、前記半導体膜２４から前記開口２２を介して前記半
導体基体１４へ前記第１及び第２の不純物を拡散させて
第１及び第２の不純物領域２７、２８を形成する工程と
を有している。
【０００６】請求項２のバイポーラトランジスタの製造
方法は、半導体基体１４を覆う絶縁膜２１に第２の不純
物領域２８のパターンの開口２２を形成する工程と、前
記絶縁膜２１をマスクにして前記半導体基体１４に斜め
方向から第１の不純物を相対的に低濃度にイオン注入し
て第１の不純物領域２７を形成する工程と、第２の不純
物を相対的に高濃度に含有する半導体膜２４で前記開口
２２を覆う工程と、前記半導体膜２４から前記開口２２
を介して前記半導体基体１４へ前記第２の不純物を拡散
させて前記第２の不純物領域２８を形成する工程とを有
している。
方法は、半導体基体１４を覆う絶縁膜２１に第２の不純
物領域２８のパターンの開口２２を形成する工程と、前
記絶縁膜２１をマスクにして前記半導体基体１４に斜め
方向から第１の不純物を相対的に低濃度にイオン注入し
て第１の不純物領域２７を形成する工程と、第２の不純
物を相対的に高濃度に含有する半導体膜２４で前記開口
２２を覆う工程と、前記半導体膜２４から前記開口２２
を介して前記半導体基体１４へ前記第２の不純物を拡散
させて前記第２の不純物領域２８を形成する工程とを有
している。
【０００７】
【作用】請求項１のバイポーラトランジスタの製造方法
では、第２の不純物を導入する際に側壁２５をマスクに
することによって、エミッタ領域の第１の不純物領域２
７内に第２の不純物領域２８を形成しているが、この側
壁２５はエミッタ取出し電極になる半導体膜２４上に形
成している。従って、側壁２５を形成するためのエッチ
ングによってエミッタ領域が損傷等を受けることがな
い。
では、第２の不純物を導入する際に側壁２５をマスクに
することによって、エミッタ領域の第１の不純物領域２
７内に第２の不純物領域２８を形成しているが、この側
壁２５はエミッタ取出し電極になる半導体膜２４上に形
成している。従って、側壁２５を形成するためのエッチ
ングによってエミッタ領域が損傷等を受けることがな
い。
【０００８】請求項２のバイポーラトランジスタの製造
方法では、第１の不純物を斜め方向からイオン注入する
ことによって、開口２２から絶縁膜２１の端縁下に潜り
込む様にエミッタ領域の第１の不純物領域２７を形成
し、開口２２に対応させて不純物領域２８を形成してい
るので、エミッタ領域の第１の不純物領域２７内に第２
の不純物領域２８を形成するために側壁を必要としな
い。従って、側壁を形成するためのエッチングによって
エミッタ領域が損傷等を受けることがない。
方法では、第１の不純物を斜め方向からイオン注入する
ことによって、開口２２から絶縁膜２１の端縁下に潜り
込む様にエミッタ領域の第１の不純物領域２７を形成
し、開口２２に対応させて不純物領域２８を形成してい
るので、エミッタ領域の第１の不純物領域２７内に第２
の不純物領域２８を形成するために側壁を必要としな
い。従って、側壁を形成するためのエッチングによって
エミッタ領域が損傷等を受けることがない。
【０００９】
【実施例】以下、ｎｐｎバイポーラトランジスタの製造
に適用した本発明の第１及び第２実施例を、図１〜１３
を参照しながら説明する。
に適用した本発明の第１及び第２実施例を、図１〜１３
を参照しながら説明する。
【００１０】図１が、第１実施例によって製造したＬＧ
Ｅ構造のｎｐｎバイポーラトランジスタを示しており、
図２〜８が、その製造工程である第１実施例を示してい
る。この第１実施例では、図２に示す様に、ｐ型のＳｉ
基板１１の表面に選択的にｎ+ 埋込み層１２をまず形成
する。そして、ｎ型のエピタキシャル層１３を１．５μ
ｍ程度の厚さでＳｉ基板１１上に形成して、Ｓｉ基板１
１とエピタキシャル層１３とでＳｉ基体１４を形成す
る。
Ｅ構造のｎｐｎバイポーラトランジスタを示しており、
図２〜８が、その製造工程である第１実施例を示してい
る。この第１実施例では、図２に示す様に、ｐ型のＳｉ
基板１１の表面に選択的にｎ+ 埋込み層１２をまず形成
する。そして、ｎ型のエピタキシャル層１３を１．５μ
ｍ程度の厚さでＳｉ基板１１上に形成して、Ｓｉ基板１
１とエピタキシャル層１３とでＳｉ基体１４を形成す
る。
【００１１】その後、エピタキシャル層１３の素子分離
領域の表面にＬＯＣＯＳ法でＳｉＯ2 膜１５を形成し、
このＳｉＯ2 膜１５をマスクにしてエピタキシャル層１
３にＢＦ2 をイオン注入して、真正ベース領域であるｐ
型の不純物領域１６を形成する。
領域の表面にＬＯＣＯＳ法でＳｉＯ2 膜１５を形成し、
このＳｉＯ2 膜１５をマスクにしてエピタキシャル層１
３にＢＦ2 をイオン注入して、真正ベース領域であるｐ
型の不純物領域１６を形成する。
【００１２】そして、レジスト（図示せず）をマスクに
してエピタキシャル層１３にＢＦ2をイオン注入して、
グラフトベース領域つまりベース電極取出し領域である
ｐ+型の不純物領域１７を形成し、別のレジスト（図示
せず）をマスクにしてエピタキシャル層１３にＰｈｏｓ
をイオン注入して、コレクタ電極取出し領域であるｎ+
型の不純物領域１８を形成する。
してエピタキシャル層１３にＢＦ2をイオン注入して、
グラフトベース領域つまりベース電極取出し領域である
ｐ+型の不純物領域１７を形成し、別のレジスト（図示
せず）をマスクにしてエピタキシャル層１３にＰｈｏｓ
をイオン注入して、コレクタ電極取出し領域であるｎ+
型の不純物領域１８を形成する。
【００１３】その後、ＳｉＯ2 膜２１を全面に堆積さ
せ、エミッタ領域のパターンの開口２２を不純物領域１
６上のＳｉＯ2 膜２１に形成する。なお、このｎｐｎバ
イポーラトランジスタをＢｉＣＭＯＳ集積回路装置中に
形成する場合は、図示の様に、エピタキシャル層１３の
素子活性領域の表面にゲート酸化膜としてのＳｉＯ2 膜
２３を形成しておく。
せ、エミッタ領域のパターンの開口２２を不純物領域１
６上のＳｉＯ2 膜２１に形成する。なお、このｎｐｎバ
イポーラトランジスタをＢｉＣＭＯＳ集積回路装置中に
形成する場合は、図示の様に、エピタキシャル層１３の
素子活性領域の表面にゲート酸化膜としてのＳｉＯ2 膜
２３を形成しておく。
【００１４】次に、図３に示す様に、１５０ｎｍ程度の
膜厚の多結晶Ｓｉ膜２４を全面に堆積させ、この多結晶
Ｓｉ膜２４にＡｓを５０ｋｅＶ程度の加速エネルギで７
×１０13ｃｍ-2程度のドーズ量にイオン注入する。そし
て、図４に示す様に、２００ｎｍ程度の膜厚のＳｉＯ2
膜２５をＣＶＤ法で全面に堆積させる。
膜厚の多結晶Ｓｉ膜２４を全面に堆積させ、この多結晶
Ｓｉ膜２４にＡｓを５０ｋｅＶ程度の加速エネルギで７
×１０13ｃｍ-2程度のドーズ量にイオン注入する。そし
て、図４に示す様に、２００ｎｍ程度の膜厚のＳｉＯ2
膜２５をＣＶＤ法で全面に堆積させる。
【００１５】次に、ＳｉＯ2 膜２５の全面に対するＲＩ
Ｅを行って、図５に示す様に、多結晶Ｓｉ膜２４のうち
で開口２２に対応する段差部に、ＳｉＯ2 膜２５から成
る側壁を形成する。そして、このＳｉＯ2 膜２５から成
る側壁をマスクにして、この多結晶Ｓｉ膜２４にＡｓを
５０ｋｅＶ程度の加速エネルギで５×１０16ｃｍ-2程度
のドーズ量にイオン注入する。
Ｅを行って、図５に示す様に、多結晶Ｓｉ膜２４のうち
で開口２２に対応する段差部に、ＳｉＯ2 膜２５から成
る側壁を形成する。そして、このＳｉＯ2 膜２５から成
る側壁をマスクにして、この多結晶Ｓｉ膜２４にＡｓを
５０ｋｅＶ程度の加速エネルギで５×１０16ｃｍ-2程度
のドーズ量にイオン注入する。
【００１６】この結果、多結晶Ｓｉ膜２４のうちで開口
２２に対応する段差部とＳｉＯ2 膜２５下の部分とを除
いて、多結晶Ｓｉ膜２４中のＡｓの濃度が高くなる。そ
の後、図６に示す様に、多結晶Ｓｉ膜２４をエミッタ取
出し電極のパターンに加工する。
２２に対応する段差部とＳｉＯ2 膜２５下の部分とを除
いて、多結晶Ｓｉ膜２４中のＡｓの濃度が高くなる。そ
の後、図６に示す様に、多結晶Ｓｉ膜２４をエミッタ取
出し電極のパターンに加工する。
【００１７】次に、図７に示す様に、層間絶縁膜とアニ
ール時のキャッピング膜とを兼ねるＳｉＯ2 膜２６を全
面に堆積させる。そして、９００℃程度の温度のＮ2 雰
囲気中で２０分間程度のアニールを行って、多結晶Ｓｉ
膜２４から開口２２を介してエピタキシャル層１３へＡ
ｓを拡散させる。
ール時のキャッピング膜とを兼ねるＳｉＯ2 膜２６を全
面に堆積させる。そして、９００℃程度の温度のＮ2 雰
囲気中で２０分間程度のアニールを行って、多結晶Ｓｉ
膜２４から開口２２を介してエピタキシャル層１３へＡ
ｓを拡散させる。
【００１８】ところが、上述の様に、多結晶Ｓｉ膜２４
中のＡｓの濃度は均一ではなく、多結晶Ｓｉ膜２４のう
ちでエピタキシャル層１３に接している部分について
は、ＳｉＯ2 膜２５から成る側壁に囲まれている部分の
濃度がその他の部分の濃度よりも高い。
中のＡｓの濃度は均一ではなく、多結晶Ｓｉ膜２４のう
ちでエピタキシャル層１３に接している部分について
は、ＳｉＯ2 膜２５から成る側壁に囲まれている部分の
濃度がその他の部分の濃度よりも高い。
【００１９】このため、図８に示す様に、多結晶Ｓｉ膜
２４のうちでＡｓの濃度が低い部分のみからエピタキシ
ャル層１３へ拡散したＡｓによって、ｎ- 型の不純物領
域２７が不純物領域１６中に形成され、多結晶Ｓｉ膜２
４のうちでＡｓの濃度が高い部分からエピタキシャル層
１３へ拡散すると共に横方向へ拡散したＡｓによって、
不純物領域２７に囲まれたｎ+ 型の不純物領域２８が不
純物領域１６中に形成される。
２４のうちでＡｓの濃度が低い部分のみからエピタキシ
ャル層１３へ拡散したＡｓによって、ｎ- 型の不純物領
域２７が不純物領域１６中に形成され、多結晶Ｓｉ膜２
４のうちでＡｓの濃度が高い部分からエピタキシャル層
１３へ拡散すると共に横方向へ拡散したＡｓによって、
不純物領域２７に囲まれたｎ+ 型の不純物領域２８が不
純物領域１６中に形成される。
【００２０】この結果、不純物領域２７、２８から成る
エミッタ領域が形成され、不純物領域２８の直下の不純
物領域１６が真正ベース領域になり、不純物領域２８の
直下のｎ型のエピタキシャル層１３が真正コレクタ領域
になる。その後、図１に示した様に、ＳｉＯ2 膜２６、
２１等にコンタクト孔３１〜３３を開孔し、エミッタ電
極、ベース電極及びコレクタ電極としてＡｌ電極３４〜
３６を形成する。
エミッタ領域が形成され、不純物領域２８の直下の不純
物領域１６が真正ベース領域になり、不純物領域２８の
直下のｎ型のエピタキシャル層１３が真正コレクタ領域
になる。その後、図１に示した様に、ＳｉＯ2 膜２６、
２１等にコンタクト孔３１〜３３を開孔し、エミッタ電
極、ベース電極及びコレクタ電極としてＡｌ電極３４〜
３６を形成する。
【００２１】図９が、第２実施例によって製造したＬＧ
Ｅ構造のｎｐｎバイポーラトランジスタを示しており、
図１０〜１３が、その製造工程である第２実施例を示し
ている。この第２実施例でも、図１０に示す様に、Ｓｉ
Ｏ2 膜２１に開口２２を形成するまでは、上述の第１実
施例における図２の工程と略同様の工程を実行する。但
し開口２２は、後に形成するｎ+ 型の不純物領域２８の
パターンに形成する。
Ｅ構造のｎｐｎバイポーラトランジスタを示しており、
図１０〜１３が、その製造工程である第２実施例を示し
ている。この第２実施例でも、図１０に示す様に、Ｓｉ
Ｏ2 膜２１に開口２２を形成するまでは、上述の第１実
施例における図２の工程と略同様の工程を実行する。但
し開口２２は、後に形成するｎ+ 型の不純物領域２８の
パターンに形成する。
【００２２】この第２実施例では、その後、ＳｉＯ2 膜
２１をマスクにして、エピタキシャル層１３にＰｈｏｓ
を１５ｋｅＶ程度の加速エネルギで７×１０13ｃｍ-2程
度のドーズ量にイオン注入して、ｎ- 型の不純物領域２
７を形成する。
２１をマスクにして、エピタキシャル層１３にＰｈｏｓ
を１５ｋｅＶ程度の加速エネルギで７×１０13ｃｍ-2程
度のドーズ量にイオン注入して、ｎ- 型の不純物領域２
７を形成する。
【００２３】但しこの時、図１０から明らかな様に、Ｓ
ｉ基体１４を回転させつつその表面の法線に対して少な
くとも１０°以上、好ましくは４５°程度の斜め方向か
らイオン注入を行う。従って、不純物領域２７は開口２
２からＳｉＯ2 膜２１の端縁下に潜り込む様に形成され
る。
ｉ基体１４を回転させつつその表面の法線に対して少な
くとも１０°以上、好ましくは４５°程度の斜め方向か
らイオン注入を行う。従って、不純物領域２７は開口２
２からＳｉＯ2 膜２１の端縁下に潜り込む様に形成され
る。
【００２４】なお、既述の様にこのｎｐｎバイポーラト
ランジスタをＢｉＣＭＯＳ集積回路装置中に形成する場
合は、図１０の工程における斜め方向からのイオン注入
は、ＬＤＤ構造のｎＭＯＳトランジスタの低濃度ドレイ
ン領域を形成するためにも行われるものである。
ランジスタをＢｉＣＭＯＳ集積回路装置中に形成する場
合は、図１０の工程における斜め方向からのイオン注入
は、ＬＤＤ構造のｎＭＯＳトランジスタの低濃度ドレイ
ン領域を形成するためにも行われるものである。
【００２５】次に、図１１に示す様に、１５０ｎｍ程度
の膜厚の多結晶Ｓｉ膜２４を全面に堆積させ、この多結
晶Ｓｉ膜２４にＡｓを５０ｋｅＶ程度の加速エネルギで
５×１０16ｃｍ-2程度のドーズ量にイオン注入する。そ
の後、図１２に示す様に、多結晶Ｓｉ膜２４をエミッタ
取出し電極のパターンに加工する。
の膜厚の多結晶Ｓｉ膜２４を全面に堆積させ、この多結
晶Ｓｉ膜２４にＡｓを５０ｋｅＶ程度の加速エネルギで
５×１０16ｃｍ-2程度のドーズ量にイオン注入する。そ
の後、図１２に示す様に、多結晶Ｓｉ膜２４をエミッタ
取出し電極のパターンに加工する。
【００２６】次に、図１３に示す様に、層間絶縁膜とア
ニール時のキャッピング膜とを兼ねるＳｉＯ2 膜２６を
全面に堆積させる。そして、９００℃程度の温度のＮ2
雰囲気中で２０分間程度のアニールを行い、多結晶Ｓｉ
膜２４から開口２２を介してエピタキシャル層１３へＡ
ｓを拡散させて、ｎ+ 型の不純物領域２８を不純物領域
１６中に形成する。
ニール時のキャッピング膜とを兼ねるＳｉＯ2 膜２６を
全面に堆積させる。そして、９００℃程度の温度のＮ2
雰囲気中で２０分間程度のアニールを行い、多結晶Ｓｉ
膜２４から開口２２を介してエピタキシャル層１３へＡ
ｓを拡散させて、ｎ+ 型の不純物領域２８を不純物領域
１６中に形成する。
【００２７】この時、不純物領域２８は開口２２に対応
させて形成し、一方、不純物領域２７は既述の様に開口
２２からＳｉＯ2 膜２１の端縁下に潜り込む様に形成し
てあるので、不純物領域２８は不純物領域２７に囲まれ
る。その後、図９に示した様に、ＳｉＯ2 膜２６、２１
等にコンタクト孔３１〜３３を開孔し、エミッタ電極、
ベース電極及びコレクタ電極としてＡｌ電極３４〜３６
を形成する。
させて形成し、一方、不純物領域２７は既述の様に開口
２２からＳｉＯ2 膜２１の端縁下に潜り込む様に形成し
てあるので、不純物領域２８は不純物領域２７に囲まれ
る。その後、図９に示した様に、ＳｉＯ2 膜２６、２１
等にコンタクト孔３１〜３３を開孔し、エミッタ電極、
ベース電極及びコレクタ電極としてＡｌ電極３４〜３６
を形成する。
【００２８】
【発明の効果】請求項１のバイポーラトランジスタの製
造方法では、エミッタ取出し電極になる半導体膜上に側
壁を形成することによって、側壁を形成するためのエッ
チングによってエミッタ領域が損傷等を受けることがな
い様にしているので、工程を増加させることなく、ＬＧ
Ｅ構造で且つ特性の優れたバイポーラトランジスタを製
造することができる。
造方法では、エミッタ取出し電極になる半導体膜上に側
壁を形成することによって、側壁を形成するためのエッ
チングによってエミッタ領域が損傷等を受けることがな
い様にしているので、工程を増加させることなく、ＬＧ
Ｅ構造で且つ特性の優れたバイポーラトランジスタを製
造することができる。
【００２９】請求項２のバイポーラトランジスタの製造
方法では、第１の不純物を斜め方向からイオン注入して
側壁の形成を不要にすることによって、側壁を形成する
ためのエッチングによってエミッタ領域が損傷等を受け
ことがない様にしているので、工程を減少させると共
に、ＬＧＥ構造で且つ特性の優れたバイポーラトランジ
スタを製造することができる。
方法では、第１の不純物を斜め方向からイオン注入して
側壁の形成を不要にすることによって、側壁を形成する
ためのエッチングによってエミッタ領域が損傷等を受け
ことがない様にしているので、工程を減少させると共
に、ＬＧＥ構造で且つ特性の優れたバイポーラトランジ
スタを製造することができる。
【図１】本願の発明の第１実施例によって製造したｎｐ
ｎバイポーラトランジスタの側断面図である。
ｎバイポーラトランジスタの側断面図である。
【図２】第１実施例の最初の工程を示す側断面図であ
る。
る。
【図３】図２に続く工程を示す側断面図である。
【図４】図３に続く工程を示す側断面図である。
【図５】図４に続く工程を示す側断面図である。
【図６】図５に続く工程を示す側断面図である。
【図７】図６に続く工程を示す側断面図である。
【図８】図７に続く工程を示す側断面図である。
【図９】本願の発明の第２実施例によって製造したｎｐ
ｎバイポーラトランジスタの側断面図である。
ｎバイポーラトランジスタの側断面図である。
【図１０】第２実施例の最初の工程を示す側断面図であ
る。
る。
【図１１】図１０に続く工程を示す側断面図である。
【図１２】図１１に続く工程を示す側断面図である。
【図１３】図１２に続く工程を示す側断面図である。
１４ Ｓｉ基体 ２１ ＳｉＯ2 膜 ２２ 開口 ２４ 多結晶Ｓｉ膜 ２５ ＳｉＯ2 膜 ２７ 不純物領域 ２８ 不純物領域
Claims (2)
- 【請求項１】 不純物濃度が相対的に低い第１の不純物
領域と半導体基体の表面で前記第１の不純物領域に囲ま
れており不純物濃度が相対的に高い第２の不純物領域と
からエミッタ領域が成っているバイポーラトランジスタ
の製造方法において、 前記半導体基体を覆う絶縁膜に前記エミッタ領域のパタ
ーンの開口を形成する工程と、 第１の不純物を相対的に低濃度に含有する半導体膜で前
記開口を覆う工程と、 前記半導体膜のうちで前記開口に対応する段差部に側壁
を形成する工程と、 前記側壁をマスクにして前記半導体膜に第２の不純物を
相対的に高濃度に導入する工程と、 前記半導体膜から前記開口を介して前記半導体基体へ前
記第１及び第２の不純物を拡散させて前記第１及び第２
の不純物領域を形成する工程とを有するバイポーラトラ
ンジスタの製造方法。 - 【請求項２】 不純物濃度が相対的に低い第１の不純物
領域と半導体基体の表面で前記第１の不純物領域に囲ま
れており不純物濃度が相対的に高い第２の不純物領域と
からエミッタ領域が成っているバイポーラトランジスタ
の製造方法において、 前記半導体基体を覆う絶縁膜に前記第２の不純物領域の
パターンの開口を形成する工程と、 前記絶縁膜をマスクにして前記半導体基体に斜め方向か
ら第１の不純物を相対的に低濃度にイオン注入して前記
第１の不純物領域を形成する工程と、 第２の不純物を相対的に高濃度に含有する半導体膜で前
記開口を覆う工程と、 前記半導体膜から前記開口を介して前記半導体基体へ前
記第２の不純物を拡散させて前記第２の不純物領域を形
成する工程とを有するバイポーラトランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8151692A JPH05243249A (ja) | 1992-03-03 | 1992-03-03 | バイポーラトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8151692A JPH05243249A (ja) | 1992-03-03 | 1992-03-03 | バイポーラトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05243249A true JPH05243249A (ja) | 1993-09-21 |
Family
ID=13748515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8151692A Pending JPH05243249A (ja) | 1992-03-03 | 1992-03-03 | バイポーラトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05243249A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06326119A (ja) * | 1993-05-13 | 1994-11-25 | Nec Corp | 半導体装置の製造方法 |
-
1992
- 1992-03-03 JP JP8151692A patent/JPH05243249A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06326119A (ja) * | 1993-05-13 | 1994-11-25 | Nec Corp | 半導体装置の製造方法 |
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