JP2001126497A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2001126497A JP2001126497A JP30066599A JP30066599A JP2001126497A JP 2001126497 A JP2001126497 A JP 2001126497A JP 30066599 A JP30066599 A JP 30066599A JP 30066599 A JP30066599 A JP 30066599A JP 2001126497 A JP2001126497 A JP 2001126497A
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Abstract
(57)【要約】
【課題】 テストモードにおいてワード線を駆動するタ
イミングを調整することができる半導体集積回路を提供
する。 【解決手段】 本発明に係る半導体集積回路１００は、
テストモードを検知するテストモード設定回路５、メモ
リセルアレイ６のワード線の活性を制御するロウデコー
ダ７およびワードドライバ８、ならびにワード線を駆動
するためのワード線駆動信号を発生するＲＸＴＭ発生回
路１５を備える。テストモードにおいて、ワード線駆動
信号ＲＸＴＭの非活性タイミングを早くする。これによ
り、書込余裕を考慮することなく、メモリセルアレイに
対する書込マージンをテストすることができる。
イミングを調整することができる半導体集積回路を提供
する。 【解決手段】 本発明に係る半導体集積回路１００は、
テストモードを検知するテストモード設定回路５、メモ
リセルアレイ６のワード線の活性を制御するロウデコー
ダ７およびワードドライバ８、ならびにワード線を駆動
するためのワード線駆動信号を発生するＲＸＴＭ発生回
路１５を備える。テストモードにおいて、ワード線駆動
信号ＲＸＴＭの非活性タイミングを早くする。これによ
り、書込余裕を考慮することなく、メモリセルアレイに
対する書込マージンをテストすることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に、テストモードにおけるワード線の駆動を制
御するための構成に関するものである。
関し、特に、テストモードにおけるワード線の駆動を制
御するための構成に関するものである。
【０００２】
【従来の技術】半導体集積回路のテストの１つとして、
メモリセルアレイへの書込動作時に、書込マージンをチ
ェックするライトリカバリテストがある。ライトリカバ
リテストでは、外部ライトイネーブル信号ＺＷＥを活性
状態にしてから、外部ロウアドレスストローブ信号ＺＲ
ＡＳを非活性状態にするまでの期間（ライトリカバリ期
間）を変化させて、メモリセルへの書込状態をテストす
る。
メモリセルアレイへの書込動作時に、書込マージンをチ
ェックするライトリカバリテストがある。ライトリカバ
リテストでは、外部ライトイネーブル信号ＺＷＥを活性
状態にしてから、外部ロウアドレスストローブ信号ＺＲ
ＡＳを非活性状態にするまでの期間（ライトリカバリ期
間）を変化させて、メモリセルへの書込状態をテストす
る。
【０００３】従来の半導体集積回路におけるライトリカ
バリテストについて、図１１を用いて説明する。図中記
号ＺＲＡＳは、外部ロウアドレスストローブ信号、記号
ＲＡＳＦは、外部ロウアドレスストローブ信号ＺＲＡＳ
を反転した信号を、記号ＺＲＡＳＥは、信号ＲＡＳＦを
反転した信号を、記号ＺＣＡＳは、外部コラムアドレス
ストローブ信号を、記号ＺＷＥは、外部ライトイネーブ
ル信号をそれぞれ表わしている。記号ＤＡＴＡは、外部
から入力される書込データを、記号ＡＤＤは、外部から
取込まれるアドレスをそれぞれ表わしている。また、記
号ｔＲＷＬは、外部ライトイネーブル信号ＺＷＥが活性
状態になってから、外部ロウアドレスストローブ信号Ｚ
ＥＡＳが非活性状態になるまでの時間（ライトリカバリ
期間）を表わしている。
バリテストについて、図１１を用いて説明する。図中記
号ＺＲＡＳは、外部ロウアドレスストローブ信号、記号
ＲＡＳＦは、外部ロウアドレスストローブ信号ＺＲＡＳ
を反転した信号を、記号ＺＲＡＳＥは、信号ＲＡＳＦを
反転した信号を、記号ＺＣＡＳは、外部コラムアドレス
ストローブ信号を、記号ＺＷＥは、外部ライトイネーブ
ル信号をそれぞれ表わしている。記号ＤＡＴＡは、外部
から入力される書込データを、記号ＡＤＤは、外部から
取込まれるアドレスをそれぞれ表わしている。また、記
号ｔＲＷＬは、外部ライトイネーブル信号ＺＷＥが活性
状態になってから、外部ロウアドレスストローブ信号Ｚ
ＥＡＳが非活性状態になるまでの時間（ライトリカバリ
期間）を表わしている。
【０００４】時刻ｔ１において、外部ロウアドレススト
ローブ信号ＺＲＡＳをＬレベルに立下げると、これに応
答して信号ＲＡＳＦがＨレベルに立上がり、さらに信号
ＺＲＡＳＥがＬレベルに立下がる。外部からロウアドレ
スが取込まれる。
ローブ信号ＺＲＡＳをＬレベルに立下げると、これに応
答して信号ＲＡＳＦがＨレベルに立上がり、さらに信号
ＺＲＡＳＥがＬレベルに立下がる。外部からロウアドレ
スが取込まれる。
【０００５】信号ＺＲＡＳＥの立下がりタイミングにお
いて、ワード線駆動信号ＲＸＴＭが活性状態になる（Ｈ
レベルになる）。ワード線駆動信号ＲＸＴＭは、メモリ
セルアレイに含まれるワード線を駆動するための信号で
あって、図示しないロウデコーダを活性化させる。
いて、ワード線駆動信号ＲＸＴＭが活性状態になる（Ｈ
レベルになる）。ワード線駆動信号ＲＸＴＭは、メモリ
セルアレイに含まれるワード線を駆動するための信号で
あって、図示しないロウデコーダを活性化させる。
【０００６】ワード線駆動信号ＲＸＴＭは、図１２に示
されるＲＸＴＭ発生回路５０において発生する。ＲＸＴ
Ｍ発生回路５０は、図１２に示されるように、内部ロウ
アドレス信号ＲＡＤ（０）と内部ロウアドレス信号ＲＡ
Ｄ（０）を反転した信号ＺＲＡＤ（０）とを入力に受け
るＮＯＲ回路５１と、ＮＯＲ回路５１の出力を遅延する
遅延回路５２と、遅延回路５２の出力を反転させるイン
バータ５３とを含む。
されるＲＸＴＭ発生回路５０において発生する。ＲＸＴ
Ｍ発生回路５０は、図１２に示されるように、内部ロウ
アドレス信号ＲＡＤ（０）と内部ロウアドレス信号ＲＡ
Ｄ（０）を反転した信号ＺＲＡＤ（０）とを入力に受け
るＮＯＲ回路５１と、ＮＯＲ回路５１の出力を遅延する
遅延回路５２と、遅延回路５２の出力を反転させるイン
バータ５３とを含む。
【０００７】ＲＸＴＭ発生回路５０はさらに、信号ＺＲ
ＡＳＥを遅延させる遅延回路５４と、遅延回路５４の出
力と信号ＺＲＡＳＥとを受けるＮＡＮＤ回路５５と、イ
ンバータ５３の出力とＮＡＮＤ回路５５の出力とを受け
るＮＡＮＤ回路５６と、ＮＡＮＤ回路５６の出力を反転
させ、ワード線駆動信号ＲＸＴＭを出力するインバータ
５７とを含む。遅延回路５２は、４段の遅延段、遅延回
路５４は、１０段の遅延段から構成される。
ＡＳＥを遅延させる遅延回路５４と、遅延回路５４の出
力と信号ＺＲＡＳＥとを受けるＮＡＮＤ回路５５と、イ
ンバータ５３の出力とＮＡＮＤ回路５５の出力とを受け
るＮＡＮＤ回路５６と、ＮＡＮＤ回路５６の出力を反転
させ、ワード線駆動信号ＲＸＴＭを出力するインバータ
５７とを含む。遅延回路５２は、４段の遅延段、遅延回
路５４は、１０段の遅延段から構成される。
【０００８】図１１を参照して、外部ロウアドレススト
ローブ信号ＺＲＡＳを非活性状態にして、信号ＺＲＡＳ
ＥをＨレベルに立上げる（時刻ｔ４）。これにより、ワ
ード線駆動信号ＲＸＴＭは、時刻ｔ４から遅延段５４で
決定される遅延時間Ｔ０だけ経過した後に非活性状態と
なる（時刻ｔ５＝時刻ｔ４＋Ｔ０）。
ローブ信号ＺＲＡＳを非活性状態にして、信号ＺＲＡＳ
ＥをＨレベルに立上げる（時刻ｔ４）。これにより、ワ
ード線駆動信号ＲＸＴＭは、時刻ｔ４から遅延段５４で
決定される遅延時間Ｔ０だけ経過した後に非活性状態と
なる（時刻ｔ５＝時刻ｔ４＋Ｔ０）。
【０００９】メモリセルアレイの書込マージンをテスト
する際には、ライトリカバリ期間ｔＲＷＬを短くする。
より具体的には、外部ライトイネーブル信号ＺＷＥの活
性タイミングを遅らせるか、または外部ロウアドレスス
トローブ信号ＺＲＡＳの非活性タイミングを早める。こ
れにより、ワード線駆動信号ＲＸＴＭの活性期間を短縮
し、ワード線の駆動期間を短くする。
する際には、ライトリカバリ期間ｔＲＷＬを短くする。
より具体的には、外部ライトイネーブル信号ＺＷＥの活
性タイミングを遅らせるか、または外部ロウアドレスス
トローブ信号ＺＲＡＳの非活性タイミングを早める。こ
れにより、ワード線駆動信号ＲＸＴＭの活性期間を短縮
し、ワード線の駆動期間を短くする。
【００１０】
【発明が解決しようとする課題】しかしながら、従来の
半導体集積回路は、メモリセルアレイに所望のデータを
確実に書込むために、外部ロウアドレスストローブ信号
ＺＲＡＳが非活性状態になってから所定期間（遅延回路
５４に基づく遅延時間Ｔ０）が経過した後にワード線駆
動信号ＲＸＴＭを非活性状態にする。
半導体集積回路は、メモリセルアレイに所望のデータを
確実に書込むために、外部ロウアドレスストローブ信号
ＺＲＡＳが非活性状態になってから所定期間（遅延回路
５４に基づく遅延時間Ｔ０）が経過した後にワード線駆
動信号ＲＸＴＭを非活性状態にする。
【００１１】したがって、書込マージンをテストするた
めにライトリカバリ期間ｔＲＷＬを短くしたところで、
常に遅延回路５４による期間Ｔ０分だけ書込時間に余裕
が生じてしまう。このため、従来の半導体集積回路の構
成では、より厳しい条件でテストを行なうことができな
いという問題があった。
めにライトリカバリ期間ｔＲＷＬを短くしたところで、
常に遅延回路５４による期間Ｔ０分だけ書込時間に余裕
が生じてしまう。このため、従来の半導体集積回路の構
成では、より厳しい条件でテストを行なうことができな
いという問題があった。
【００１２】そこで、本発明は係る問題を解決するため
になされたものであり、テストモードにおいてワード線
の駆動時間を制御することができる半導体集積回路を提
供することを目的とする。
になされたものであり、テストモードにおいてワード線
の駆動時間を制御することができる半導体集積回路を提
供することを目的とする。
【００１３】
【課題を解決するための手段】この発明に係る半導体集
積回路は、行列状に配置される複数のメモリセルと、行
に対応する複数のワード線と、列に対応する複数のビッ
ト線とを含むメモリセルアレイと、テストモードを指定
する信号を受けて、テストモードが指定されたことを検
知するテストモード設定回路と、ワード線を駆動するた
めのワード線駆動信号を発生するワード線駆動回路とを
備え、ワード線駆動回路は、テストモードにおいて、ワ
ード線駆動信号を、テストモード以外のモード時よりも
早いタイミングで非活性状態にする。
積回路は、行列状に配置される複数のメモリセルと、行
に対応する複数のワード線と、列に対応する複数のビッ
ト線とを含むメモリセルアレイと、テストモードを指定
する信号を受けて、テストモードが指定されたことを検
知するテストモード設定回路と、ワード線を駆動するた
めのワード線駆動信号を発生するワード線駆動回路とを
備え、ワード線駆動回路は、テストモードにおいて、ワ
ード線駆動信号を、テストモード以外のモード時よりも
早いタイミングで非活性状態にする。
【００１４】好ましくは、テストモード設定回路は、テ
ストモードが指定されたことを検知して、活性状態のテ
ストモード信号を出力し、ワード線駆動回路は、外部ロ
ウアドレスストローブ信号の活性化に同期して、ワード
線駆動信号を活性状態に設定し、テストモード信号が活
性状態にある場合は、外部ロウアドレスストローブ信号
の非活性化に同期して、ワード線駆動信号を非活性状態
に設定し、テストモード信号が非活性状態にある場合に
は、外部ロウアドレスストローブ信号が非活性状態にな
ってから所定期間が経過後に、ワード線駆動信号を非活
性状態に設定する。
ストモードが指定されたことを検知して、活性状態のテ
ストモード信号を出力し、ワード線駆動回路は、外部ロ
ウアドレスストローブ信号の活性化に同期して、ワード
線駆動信号を活性状態に設定し、テストモード信号が活
性状態にある場合は、外部ロウアドレスストローブ信号
の非活性化に同期して、ワード線駆動信号を非活性状態
に設定し、テストモード信号が非活性状態にある場合に
は、外部ロウアドレスストローブ信号が非活性状態にな
ってから所定期間が経過後に、ワード線駆動信号を非活
性状態に設定する。
【００１５】特に、外部アドレスを受けて、内部アドレ
スを出力するアドレスバッファと、ワード線駆動回路の
出力に応じて、内部アドレスに対応するワード線を選択
する選択回路と、内部アドレスに基づき、選択されたワ
ード線に接続されるメモリセルにデータを書込むための
書込回路とをさらに備え、テストモード信号は、メモリ
セルへのデータの書込状態をテストする際に、活性状態
に設定される。
スを出力するアドレスバッファと、ワード線駆動回路の
出力に応じて、内部アドレスに対応するワード線を選択
する選択回路と、内部アドレスに基づき、選択されたワ
ード線に接続されるメモリセルにデータを書込むための
書込回路とをさらに備え、テストモード信号は、メモリ
セルへのデータの書込状態をテストする際に、活性状態
に設定される。
【００１６】好ましくは、ワード線駆動回路は、テスト
モード信号と外部ロウアドレスストローブ信号とに応じ
て、ワード線駆動信号を非活性状態にするタイミングを
決定する信号を発生する第１回路と、第１回路の出力す
る信号を微小時間遅延させる遅延回路とを含む。
モード信号と外部ロウアドレスストローブ信号とに応じ
て、ワード線駆動信号を非活性状態にするタイミングを
決定する信号を発生する第１回路と、第１回路の出力す
る信号を微小時間遅延させる遅延回路とを含む。
【００１７】特に、遅延回路は、第１回路の出力する信
号を受ける入力ノードと、出力ノードと、少なくとも１
以上の遅延段と、入力ノードと出力ノードとの間に配置
される複数のスイッチとを含み、複数のスイッチのそれ
ぞれの切替により、少なくとも１以上の遅延段のうち、
入力ノードと出力ノードとの間に接続される遅延段の数
が決定される。
号を受ける入力ノードと、出力ノードと、少なくとも１
以上の遅延段と、入力ノードと出力ノードとの間に配置
される複数のスイッチとを含み、複数のスイッチのそれ
ぞれの切替により、少なくとも１以上の遅延段のうち、
入力ノードと出力ノードとの間に接続される遅延段の数
が決定される。
【００１８】
【発明の実施の形態】以下、本発明に係る半導体集積回
路について、図を用いて詳細に説明する。なお、図中同
一および相当部分には、同一記号または符号を付しその
説明を省略する。
路について、図を用いて詳細に説明する。なお、図中同
一および相当部分には、同一記号または符号を付しその
説明を省略する。
【００１９】［実施の形態１］本発明の実施の形態１に
よる半導体集積回路１００について、図１を用いて説明
する。半導体集積回路１００は、図１に示されるよう
に、アドレスピン１から入力される外部アドレス信号を
取込み、対応する内部アドレス信号を出力するアドレス
バッファ２と、制御信号ピン３から入力される外部制御
信号を取込み、対応する内部制御信号を出力するコント
ローラ４と、特定のテストモードが指定されたことを検
知し、活性状態のテストモード信号ＴＭＴＷＲを発生す
るテストモード設定回路５と、メモリセルアレイ６と、
コントローラ４の制御に基づき、アドレスバッファ２か
ら出力される内部ロウアドレス信号に応じてメモリセル
アレイ６の行を選択するロウデコーダ７と、ロウデコー
ダ７の選択に応じて、対応する行を活性化させるワード
ドライバ８とを備える。
よる半導体集積回路１００について、図１を用いて説明
する。半導体集積回路１００は、図１に示されるよう
に、アドレスピン１から入力される外部アドレス信号を
取込み、対応する内部アドレス信号を出力するアドレス
バッファ２と、制御信号ピン３から入力される外部制御
信号を取込み、対応する内部制御信号を出力するコント
ローラ４と、特定のテストモードが指定されたことを検
知し、活性状態のテストモード信号ＴＭＴＷＲを発生す
るテストモード設定回路５と、メモリセルアレイ６と、
コントローラ４の制御に基づき、アドレスバッファ２か
ら出力される内部ロウアドレス信号に応じてメモリセル
アレイ６の行を選択するロウデコーダ７と、ロウデコー
ダ７の選択に応じて、対応する行を活性化させるワード
ドライバ８とを備える。
【００２０】コントローラ４は、外部制御信号として、
たとえば、外部ロウアドレスストローブ信号ＺＲＡＳ、
外部ロウアドレスストローブ信号ＺＲＡＳ、外部ライト
イネーブル信号ＺＷＥ等を受ける。
たとえば、外部ロウアドレスストローブ信号ＺＲＡＳ、
外部ロウアドレスストローブ信号ＺＲＡＳ、外部ライト
イネーブル信号ＺＷＥ等を受ける。
【００２１】半導体集積回路１００はさらに、コントロ
ーラ４の制御に基づき、アドレスバッファ２から出力さ
れる内部コラムアドレス信号に応じて、メモリセルアレ
イ６の列を選択する列選択信号を発生するコラムデコー
ダ９と、メモリセルアレイ６の選択された行に接続する
メモリセルのデータを検知し増幅するためのセンスアン
プ部と、コラムデコーダ９から受ける列選択信号に応答
してメモリセルアレイ６の選択された列を内部データバ
スに接続するためのＩＯゲートと、コントローラ４の制
御に基づき、内部データバスから受けるデータをデータ
入出力ピン１１に出力し、またはデータ入出力ピン１１
から受けるデータを内部データバスに出力するための入
出力バッファ１２と、ロウデコーダ７の活性タイミング
を決定するワード線駆動信号ＲＸＴＭを発生するＲＸＴ
Ｍ発生回路１５とを備える。図１では、センスアンプ部
とＩＯゲート部とを同一のブロック１０で表わしてい
る。
ーラ４の制御に基づき、アドレスバッファ２から出力さ
れる内部コラムアドレス信号に応じて、メモリセルアレ
イ６の列を選択する列選択信号を発生するコラムデコー
ダ９と、メモリセルアレイ６の選択された行に接続する
メモリセルのデータを検知し増幅するためのセンスアン
プ部と、コラムデコーダ９から受ける列選択信号に応答
してメモリセルアレイ６の選択された列を内部データバ
スに接続するためのＩＯゲートと、コントローラ４の制
御に基づき、内部データバスから受けるデータをデータ
入出力ピン１１に出力し、またはデータ入出力ピン１１
から受けるデータを内部データバスに出力するための入
出力バッファ１２と、ロウデコーダ７の活性タイミング
を決定するワード線駆動信号ＲＸＴＭを発生するＲＸＴ
Ｍ発生回路１５とを備える。図１では、センスアンプ部
とＩＯゲート部とを同一のブロック１０で表わしてい
る。
【００２２】図２は、メモリセルアレイ６と周辺回路と
の構成の概要を説明するための図である。図２において
は、代表的にビット線対ＢＬ、／ＢＬ、ワード線ＷＬ
０、ＷＬ１、およびメモリセルＭが記載されている。メ
モリセルＭは、対応するワード線によりオン状態となる
メモリセルトランジスタ２０と、情報を電荷の形で蓄積
するメモリセルキャパシタ２１とを含む。ビット線対Ｂ
Ｌ、／ＢＬに対して、センスアンプＳＡが配置される。
ビット線対ＢＬ、／ＢＬと、内部データバス対ＩＯ、／
ＩＯとの間には、ＩＯゲートを構成するトランジスタＮ
１、Ｎ２が配置される。列選択信号ＣＳＬに応じてトラ
ンジスタＮ１、Ｎ２がオンすることにより、ビット線対
ＢＬ、／ＢＬと内部データバス対ＩＯ、／ＩＯとが電気
的に接続状態になる。
の構成の概要を説明するための図である。図２において
は、代表的にビット線対ＢＬ、／ＢＬ、ワード線ＷＬ
０、ＷＬ１、およびメモリセルＭが記載されている。メ
モリセルＭは、対応するワード線によりオン状態となる
メモリセルトランジスタ２０と、情報を電荷の形で蓄積
するメモリセルキャパシタ２１とを含む。ビット線対Ｂ
Ｌ、／ＢＬに対して、センスアンプＳＡが配置される。
ビット線対ＢＬ、／ＢＬと、内部データバス対ＩＯ、／
ＩＯとの間には、ＩＯゲートを構成するトランジスタＮ
１、Ｎ２が配置される。列選択信号ＣＳＬに応じてトラ
ンジスタＮ１、Ｎ２がオンすることにより、ビット線対
ＢＬ、／ＢＬと内部データバス対ＩＯ、／ＩＯとが電気
的に接続状態になる。
【００２３】図１を参照して、テストモード設定回路５
は、たとえば、外部ロウアドレスストローブ信号ＺＲＡ
Ｓが活性状態になる前に、外部ライトイネーブル信号Ｚ
ＷＥと外部コラムアドレスストローブ信号ＺＣＡＳが活
性状態になるいわゆるＷＣＢＲ条件を検知し、テストモ
ード信号ＴＭＴＷＲを活性状態にする。なお、半導体集
積回路がＳＤＲＡＭである場合には、内部に含まれるモ
ードレジスタをセットすることにより、特定のテストモ
ードに入る。
は、たとえば、外部ロウアドレスストローブ信号ＺＲＡ
Ｓが活性状態になる前に、外部ライトイネーブル信号Ｚ
ＷＥと外部コラムアドレスストローブ信号ＺＣＡＳが活
性状態になるいわゆるＷＣＢＲ条件を検知し、テストモ
ード信号ＴＭＴＷＲを活性状態にする。なお、半導体集
積回路がＳＤＲＡＭである場合には、内部に含まれるモ
ードレジスタをセットすることにより、特定のテストモ
ードに入る。
【００２４】本発明の実施の形態１によるＲＸＴＭ発生
回路１５は、テストモード信号ＴＭＴＷＲに応じて、ワ
ード線駆動信号ＲＸＴＭの非活性タイミングを変化させ
る。
回路１５は、テストモード信号ＴＭＴＷＲに応じて、ワ
ード線駆動信号ＲＸＴＭの非活性タイミングを変化させ
る。
【００２５】本発明の実施の形態１によるＲＸＴＭ発生
回路１５の構成の一例について、図３を用いて説明す
る。図３に示されるように、ＲＸＴＭ発生回路１５は、
内部ロウアドレス信号ＲＡＤ（０）、ＺＲＡＤ（０）を
受けるＮＯＲ回路５１と、ＮＯＲ回路５１の出力を遅延
して出力する遅延回路５２と、遅延回路５２の出力を反
転するインバータ５３と、コントローラ４から出力され
る信号ＺＲＡＳＥを遅延する遅延回路５４と、遅延回路
５４の出力と信号ＺＲＡＳＥとを受けるＮＡＮＤ回路５
５と、テストモード信号ＴＭＴＷＲと信号ＺＲＡＳＥと
を受けるＮＡＮＤ回路３０と、インバータ５３の出力と
ＮＡＮＤ回路５５の出力とＮＡＮＤ回路３０の出力とを
受けるＮＡＮＤ回路３１と、ＮＡＮＤ回路３１の出力を
反転してワード線駆動信号ＲＸＴＭを出力するインバー
タ３２とを含む。
回路１５の構成の一例について、図３を用いて説明す
る。図３に示されるように、ＲＸＴＭ発生回路１５は、
内部ロウアドレス信号ＲＡＤ（０）、ＺＲＡＤ（０）を
受けるＮＯＲ回路５１と、ＮＯＲ回路５１の出力を遅延
して出力する遅延回路５２と、遅延回路５２の出力を反
転するインバータ５３と、コントローラ４から出力され
る信号ＺＲＡＳＥを遅延する遅延回路５４と、遅延回路
５４の出力と信号ＺＲＡＳＥとを受けるＮＡＮＤ回路５
５と、テストモード信号ＴＭＴＷＲと信号ＺＲＡＳＥと
を受けるＮＡＮＤ回路３０と、インバータ５３の出力と
ＮＡＮＤ回路５５の出力とＮＡＮＤ回路３０の出力とを
受けるＮＡＮＤ回路３１と、ＮＡＮＤ回路３１の出力を
反転してワード線駆動信号ＲＸＴＭを出力するインバー
タ３２とを含む。
【００２６】信号ＺＲＡＳＥは、コントローラ４から出
力される。コントローラ４は、図４に示される回路を含
む。図４に示される回路は、外部制御ピン３から受ける
外部ロウアドレスストローブ信号ＺＲＡＳを取込み、外
部ロウアドレスストローブ信号ＺＲＡＳを反転した信号
ＲＡＳＦを出力するバッファ３３と、信号ＲＡＳＦを取
込み、信号ＲＡＳＦを反転して、信号ＺＲＡＳＥを出力
するバッファ３４とを含む。
力される。コントローラ４は、図４に示される回路を含
む。図４に示される回路は、外部制御ピン３から受ける
外部ロウアドレスストローブ信号ＺＲＡＳを取込み、外
部ロウアドレスストローブ信号ＺＲＡＳを反転した信号
ＲＡＳＦを出力するバッファ３３と、信号ＲＡＳＦを取
込み、信号ＲＡＳＦを反転して、信号ＺＲＡＳＥを出力
するバッファ３４とを含む。
【００２７】ここで、本発明の実施の形態１による半導
体集積回路１００におけるライトリカバリテストについ
て説明する。外部ライトイネーブル信号ＺＷＥが活性状
態になってから、外部ロウアドレスストローブ信号ＺＲ
ＡＳが非活性状態になるまでの期間（ライトリカバリ期
間）を変化させながら、メモリセルへの書込みを行な
い、書込状態をテストするライトリカバリテストにおい
て、テストモード信号ＴＭＴＷＲを活性状態にする。
体集積回路１００におけるライトリカバリテストについ
て説明する。外部ライトイネーブル信号ＺＷＥが活性状
態になってから、外部ロウアドレスストローブ信号ＺＲ
ＡＳが非活性状態になるまでの期間（ライトリカバリ期
間）を変化させながら、メモリセルへの書込みを行な
い、書込状態をテストするライトリカバリテストにおい
て、テストモード信号ＴＭＴＷＲを活性状態にする。
【００２８】図５は、本発明の実施の形態１による半導
体集積回路１００のライトリカバリテストにおける動作
について説明するためのタイミングチャートである。図
５において、外部ロウアドレスストローブ信号ＺＲＡ
Ｓ、外部コラムアドレスストローブ信号ＺＣＡＳ、およ
び外部ライトイネーブル信号ＺＷＥは、外部制御ピン３
から入力される。また、データＤＡＴＡは、データ入出
力ピン１１からデータ入出力バッファ１２に取込まれ
る。さらに、アドレスＡＤＤは、アドレスピン１からア
ドレスバッファ２に取込まれる。また記号の先頭に
“Ｚ”が付される信号は、Ｌレベルの状態を活性状態、
Ｈレベルの状態を非活性状態とする。
体集積回路１００のライトリカバリテストにおける動作
について説明するためのタイミングチャートである。図
５において、外部ロウアドレスストローブ信号ＺＲＡ
Ｓ、外部コラムアドレスストローブ信号ＺＣＡＳ、およ
び外部ライトイネーブル信号ＺＷＥは、外部制御ピン３
から入力される。また、データＤＡＴＡは、データ入出
力ピン１１からデータ入出力バッファ１２に取込まれ
る。さらに、アドレスＡＤＤは、アドレスピン１からア
ドレスバッファ２に取込まれる。また記号の先頭に
“Ｚ”が付される信号は、Ｌレベルの状態を活性状態、
Ｈレベルの状態を非活性状態とする。
【００２９】ライトリカバリテストに先立ち、テストモ
ード信号ＴＭＴＷＲを活性状態にする（時刻ｔ０）。続
いて、外部ロウアドレスストローブ信号ＺＲＡＳを活性
状態にする（時刻ｔ１）。これに伴い、信号ＲＡＳＦが
Ｈレベルに立上がり、信号ＺＲＡＳＥがＬレベルに立下
がる。アドレスピン１から取込まれるアドレス信号に応
じて、内部ロウアドレス信号が発生する。信号ＺＲＡＳ
Ｅの立下がりに応じて、ワード線駆動信号ＲＸＴＭが活
性状態になる。
ード信号ＴＭＴＷＲを活性状態にする（時刻ｔ０）。続
いて、外部ロウアドレスストローブ信号ＺＲＡＳを活性
状態にする（時刻ｔ１）。これに伴い、信号ＲＡＳＦが
Ｈレベルに立上がり、信号ＺＲＡＳＥがＬレベルに立下
がる。アドレスピン１から取込まれるアドレス信号に応
じて、内部ロウアドレス信号が発生する。信号ＺＲＡＳ
Ｅの立下がりに応じて、ワード線駆動信号ＲＸＴＭが活
性状態になる。
【００３０】外部コラムアドレスストローブ信号ＺＣＡ
Ｓを活性状態にする（時刻ｔ２）。アドレスピン１から
取込まれるアドレス信号に応じて、内部コラムアドレス
信号が発生する。
Ｓを活性状態にする（時刻ｔ２）。アドレスピン１から
取込まれるアドレス信号に応じて、内部コラムアドレス
信号が発生する。
【００３１】外部ライトイネーブル信号ＺＷＥを活性状
態にする（時刻ｔ３）。データ入出力ピン１１から書込
データＤＡＴＡを取込む。外部ライトイネーブル信号Ｚ
ＷＥのＬレベルの立下がりから、ライトリカバリ期間ｔ
ＲＷＬが経過した後、外部ロウアドレスストローブ信号
ＺＲＡＳをＨレベルに立上げる（時刻ｔ４）。
態にする（時刻ｔ３）。データ入出力ピン１１から書込
データＤＡＴＡを取込む。外部ライトイネーブル信号Ｚ
ＷＥのＬレベルの立下がりから、ライトリカバリ期間ｔ
ＲＷＬが経過した後、外部ロウアドレスストローブ信号
ＺＲＡＳをＨレベルに立上げる（時刻ｔ４）。
【００３２】この際、外部ロウアドレスストローブ信号
ＺＲＡＳのＨレベルへの立上がり（すなわち、信号ＺＲ
ＡＳＥのＨレベルへの立上がり）に応じて、ワード線駆
動信号ＲＸＴＭが、非活性状態になる。
ＺＲＡＳのＨレベルへの立上がり（すなわち、信号ＺＲ
ＡＳＥのＨレベルへの立上がり）に応じて、ワード線駆
動信号ＲＸＴＭが、非活性状態になる。
【００３３】信号ＺＲＡＳＥのＨレベルへの立上がりか
らワード線駆動信号ＲＸＴＭのＬレベルへの立下がりま
での期間をＴ１とすると、期間Ｔ１は、遅延回路５４に
基づく遅延期間Ｔ０に対し極めて短いものとなる。
らワード線駆動信号ＲＸＴＭのＬレベルへの立下がりま
での期間をＴ１とすると、期間Ｔ１は、遅延回路５４に
基づく遅延期間Ｔ０に対し極めて短いものとなる。
【００３４】ロウデコーダ７は、活性状態にあるワード
線駆動信号ＲＸＴＭを受けるとアドレスバッファ２から
受ける内部ロウアドレス信号に対応してワード線の選択
を行なう。ワードドライバ８は、ロウデコーダ７の出力
に応じて、対応するワード線を駆動する。
線駆動信号ＲＸＴＭを受けるとアドレスバッファ２から
受ける内部ロウアドレス信号に対応してワード線の選択
を行なう。ワードドライバ８は、ロウデコーダ７の出力
に応じて、対応するワード線を駆動する。
【００３５】したがって、外部ライトイネーブル信号Ｚ
ＷＥの活性タイミングと外部ロウアドレスストローブ信
号の非活性タイミングとを外部からコントロールするこ
とにより、ワード線の駆動期間をライトリカバリ期間ｔ
ＲＷＬに限定することができる。
ＷＥの活性タイミングと外部ロウアドレスストローブ信
号の非活性タイミングとを外部からコントロールするこ
とにより、ワード線の駆動期間をライトリカバリ期間ｔ
ＲＷＬに限定することができる。
【００３６】テストモード信号ＴＭＴＷＲがＬレベル
（非活性状態）の場合は、図３に示されるＮＡＮＤ回路
３０からはＨレベルの信号が出力される。したがって、
テストモード以外のモードでは、従来の半導体集積回路
と同様、外部ロウアドレスストローブ信号ＺＲＡＳが非
活性状態になってから所定期間Ｔ０が経過した後にワー
ド線駆動信号ＲＸＴＭが非活性状態になる。したがっ
て、メモリセルへのデータの正確な書込みが保証され
る。
（非活性状態）の場合は、図３に示されるＮＡＮＤ回路
３０からはＨレベルの信号が出力される。したがって、
テストモード以外のモードでは、従来の半導体集積回路
と同様、外部ロウアドレスストローブ信号ＺＲＡＳが非
活性状態になってから所定期間Ｔ０が経過した後にワー
ド線駆動信号ＲＸＴＭが非活性状態になる。したがっ
て、メモリセルへのデータの正確な書込みが保証され
る。
【００３７】このように、本発明の実施の形態１におけ
る半導体集積回路１００によれば、テストモードにおい
て、ワード線の駆動期間を短くすることができる。した
がって、より厳しい条件で、メモリセルの書込マージン
をテストすることができる。
る半導体集積回路１００によれば、テストモードにおい
て、ワード線の駆動期間を短くすることができる。した
がって、より厳しい条件で、メモリセルの書込マージン
をテストすることができる。
【００３８】［実施の形態２］本発明の実施の形態２に
よるＲＸＴＭ発生回路について、図６を用いて説明す
る。本発明の実施の形態２による半導体集積回路は、Ｒ
ＸＴＭ発生回路１５に代わって、図６に示されるＲＸＴ
Ｍ発生回路４０を含む。
よるＲＸＴＭ発生回路について、図６を用いて説明す
る。本発明の実施の形態２による半導体集積回路は、Ｒ
ＸＴＭ発生回路１５に代わって、図６に示されるＲＸＴ
Ｍ発生回路４０を含む。
【００３９】ＲＸＴＭ発生回路４０は、ＲＸＴＭ発生回
路１５の構成に加えて、さらにタイミング調整回路４１
を含む。タイミング調整回路４１は、ＮＡＮＤ回路３０
の出力ノードと、ＮＡＮＤ回路３１の入力ノードとの間
に配置される。タイミング調整回路４１は、ＮＡＮＤ回
路３１に入力される信号の到達タイミングを微小に調整
する。
路１５の構成に加えて、さらにタイミング調整回路４１
を含む。タイミング調整回路４１は、ＮＡＮＤ回路３０
の出力ノードと、ＮＡＮＤ回路３１の入力ノードとの間
に配置される。タイミング調整回路４１は、ＮＡＮＤ回
路３１に入力される信号の到達タイミングを微小に調整
する。
【００４０】図６に示されるタイミング調整回路４１の
一例を、図７を用いて説明する。図７に示されるよう
に、タイミング調整回路４１は、入力ノードと出力ノー
ドとの間に設けられる配線Ｌ、複数の遅延段Ｄ１〜Ｄｎ
−１、および複数の遅延段と配線Ｌとの接続関係を決定
する複数のスイッチＳ１、Ｓ２、…、Ｓｎ−１、Ｓｎを
含む。遅延段のそれぞれは、インバータ１７♯１、１７
♯２を含む。遅延段Ｄ１〜Ｄｎのそれぞれにおける遅延
量をＮ×１０-9秒とする（以下、１０-9秒をｎｓと記
す）。
一例を、図７を用いて説明する。図７に示されるよう
に、タイミング調整回路４１は、入力ノードと出力ノー
ドとの間に設けられる配線Ｌ、複数の遅延段Ｄ１〜Ｄｎ
−１、および複数の遅延段と配線Ｌとの接続関係を決定
する複数のスイッチＳ１、Ｓ２、…、Ｓｎ−１、Ｓｎを
含む。遅延段のそれぞれは、インバータ１７♯１、１７
♯２を含む。遅延段Ｄ１〜Ｄｎのそれぞれにおける遅延
量をＮ×１０-9秒とする（以下、１０-9秒をｎｓと記
す）。
【００４１】スイッチＳ２〜Ｓｎ−１のそれぞれは、配
線Ｌまたは遅延段Ｄ１〜Ｄｎ−２の出力ノードＹ２〜Ｙ
ｎ−１を、遅延段Ｄ２〜Ｄｎ−１の入力ノードＺ２〜Ｚ
ｎ−１と電気的に接続する。
線Ｌまたは遅延段Ｄ１〜Ｄｎ−２の出力ノードＹ２〜Ｙ
ｎ−１を、遅延段Ｄ２〜Ｄｎ−１の入力ノードＺ２〜Ｚ
ｎ−１と電気的に接続する。
【００４２】スイッチＳｎは、配線Ｌまたは遅延段Ｄｎ
−１の出力ノードＹｎを、タイミング調整回路４１の出
力ノードＺｎと電気的に接続する。スイッチＳ１は、配
線Ｌまたは接地電位を受けるノードＹ１を、遅延段Ｄ１
の入力ノードＺ１と電気的に接続する。
−１の出力ノードＹｎを、タイミング調整回路４１の出
力ノードＺｎと電気的に接続する。スイッチＳ１は、配
線Ｌまたは接地電位を受けるノードＹ１を、遅延段Ｄ１
の入力ノードＺ１と電気的に接続する。
【００４３】ノードＹ１〜ＹｎとノードＺ１〜Ｚｎと、
配線ＬとノードＺ１〜Ｚｎとのそれぞれの接続は、アル
ミにより切替える。
配線ＬとノードＺ１〜Ｚｎとのそれぞれの接続は、アル
ミにより切替える。
【００４４】ＮＡＮＤ回路３０の出力を遅延させない場
合には、スイッチＳ１〜Ｓｎの状態を図７に示されるよ
うに設定する。より具体的には、配線ＬとノードＺｎと
が接続され、ノードＹ１〜Ｙｎ−１とノードＺ１〜Ｚｎ
−１とが接続されるようにする。
合には、スイッチＳ１〜Ｓｎの状態を図７に示されるよ
うに設定する。より具体的には、配線ＬとノードＺｎと
が接続され、ノードＹ１〜Ｙｎ−１とノードＺ１〜Ｚｎ
−１とが接続されるようにする。
【００４５】遅延段Ｄｎ−１を用いて、信号をＮｎｓだ
け遅延させる場合には、スイッチＳ１〜Ｓｎの状態を図
８に示されるように設定する。より具体的には、配線Ｌ
とノードＺｎ−１とが接続され、ノードＹ１〜Ｙｎ−
２、ＹｎとノードＺ１〜Ｚｎ−２、Ｚｎとが接続される
ようにする。これにより、タイミング調整回路４１の入
力ノードから入力される信号は、遅延段Ｄｎ−１を通過
してＮＡＮＤ回路３１に入力されることになる。
け遅延させる場合には、スイッチＳ１〜Ｓｎの状態を図
８に示されるように設定する。より具体的には、配線Ｌ
とノードＺｎ−１とが接続され、ノードＹ１〜Ｙｎ−
２、ＹｎとノードＺ１〜Ｚｎ−２、Ｚｎとが接続される
ようにする。これにより、タイミング調整回路４１の入
力ノードから入力される信号は、遅延段Ｄｎ−１を通過
してＮＡＮＤ回路３１に入力されることになる。
【００４６】遅延段Ｄ１〜Ｄｎ−１を用いて、信号をＮ
×（ｎ−１）ｎｓだけ遅延させる場合、スイッチＳ１〜
Ｓｎの状態を図９に示されるように設定する。より具体
的には、配線ＬとノードＺ１とが接続され、ノードＹ２
〜ＹｎとノードＺ２〜Ｚｎとが接続されるようにする。
これにより、タイミング調整回路４１の入力ノードから
入力される信号は、遅延段Ｄ１〜Ｄｎ−１を通過してＮ
ＡＮＤ回路３１に入力されることになる。
×（ｎ−１）ｎｓだけ遅延させる場合、スイッチＳ１〜
Ｓｎの状態を図９に示されるように設定する。より具体
的には、配線ＬとノードＺ１とが接続され、ノードＹ２
〜ＹｎとノードＺ２〜Ｚｎとが接続されるようにする。
これにより、タイミング調整回路４１の入力ノードから
入力される信号は、遅延段Ｄ１〜Ｄｎ−１を通過してＮ
ＡＮＤ回路３１に入力されることになる。
【００４７】したがって、図１０に示される関係が成立
する。図１０は、本発明の実施の形態２によるＲＸＴＭ
発生回路４０の動作を説明するためのタイミングチャー
トである。記号ＲＸＴＭ１は、従来の半導体集積回路に
おけるワード線駆動信号を、記号ＲＸＴＭ２は、ＲＸＴ
Ｍ発生回路４０において、遅延段Ｄ１〜Ｄｎ−１による
遅延を行なわなかった場合（またはＲＸＴＭ発生回路１
５）のワード線駆動信号を、記号ＲＸＴＭ３は、ＲＸＴ
Ｍ発生回路４０において、遅延段Ｄｎ−１を使用した場
合のワード線駆動信号を、記号ＲＸＴＭ４は、ＲＸＴＭ
発生回路４０において遅延段Ｄ１〜Ｄｎ−１を使用した
場合のワード線駆動信号をそれぞれ表わしている。
する。図１０は、本発明の実施の形態２によるＲＸＴＭ
発生回路４０の動作を説明するためのタイミングチャー
トである。記号ＲＸＴＭ１は、従来の半導体集積回路に
おけるワード線駆動信号を、記号ＲＸＴＭ２は、ＲＸＴ
Ｍ発生回路４０において、遅延段Ｄ１〜Ｄｎ−１による
遅延を行なわなかった場合（またはＲＸＴＭ発生回路１
５）のワード線駆動信号を、記号ＲＸＴＭ３は、ＲＸＴ
Ｍ発生回路４０において、遅延段Ｄｎ−１を使用した場
合のワード線駆動信号を、記号ＲＸＴＭ４は、ＲＸＴＭ
発生回路４０において遅延段Ｄ１〜Ｄｎ−１を使用した
場合のワード線駆動信号をそれぞれ表わしている。
【００４８】外部ロウアドレスストローブ信号ＺＲＡ
Ｓ、外部コラムアドレスストローブ信号ＺＣＡＳ、外部
ライトイネーブル信号ＺＷＥ、およびテストモード信号
ＴＭＴＷＲの活性／非活性タイミングは、実施の形態１
で説明したとおりである。また、データＤＡＴＡ、アド
レス信号についても、実施の形態１と同じタイミングで
取込まれるものとする。
Ｓ、外部コラムアドレスストローブ信号ＺＣＡＳ、外部
ライトイネーブル信号ＺＷＥ、およびテストモード信号
ＴＭＴＷＲの活性／非活性タイミングは、実施の形態１
で説明したとおりである。また、データＤＡＴＡ、アド
レス信号についても、実施の形態１と同じタイミングで
取込まれるものとする。
【００４９】図１０を参照して、時刻ｔ１で外部ロウア
ドレスストローブ信号ＺＲＡＳが活性化すると、ワード
線駆動信号ＲＸＴＭ１〜ＲＸＴＭ４はいずれも同じタイ
ミングで活性状態となる。上述したように、外部ロウア
ドレスストローブ信号ＺＲＡＳが非活性化すると、ワー
ド線駆動信号ＲＸＴＭ１は時刻ｔ４から期間Ｔ０だけ遅
延した時刻ｔ５において非活性状態となる。また、ワー
ド線駆動信号ＲＸＴＭ２は、本発明の実施の形態１で説
明したように、時刻ｔ４から期間Ｔ１のみ経過した時刻
に非活性状態となる。
ドレスストローブ信号ＺＲＡＳが活性化すると、ワード
線駆動信号ＲＸＴＭ１〜ＲＸＴＭ４はいずれも同じタイ
ミングで活性状態となる。上述したように、外部ロウア
ドレスストローブ信号ＺＲＡＳが非活性化すると、ワー
ド線駆動信号ＲＸＴＭ１は時刻ｔ４から期間Ｔ０だけ遅
延した時刻ｔ５において非活性状態となる。また、ワー
ド線駆動信号ＲＸＴＭ２は、本発明の実施の形態１で説
明したように、時刻ｔ４から期間Ｔ１のみ経過した時刻
に非活性状態となる。
【００５０】ワード線駆動信号ＲＸＴＭ３は、ワード線
駆動信号ＲＸＴＭ２が非活性状態になるタイミングか
ら、さらにＮｎｓ期間後に非活性状態になる。一方、ワ
ード線駆動信号ＲＸＴＭ４は、ワード線駆動信号ＲＸＴ
Ｍ２が非活性状態になるタイミングから、Ｎ×（ｎ−
１）ｎｓ期間経過した後に非活性状態になる。
駆動信号ＲＸＴＭ２が非活性状態になるタイミングか
ら、さらにＮｎｓ期間後に非活性状態になる。一方、ワ
ード線駆動信号ＲＸＴＭ４は、ワード線駆動信号ＲＸＴ
Ｍ２が非活性状態になるタイミングから、Ｎ×（ｎ−
１）ｎｓ期間経過した後に非活性状態になる。
【００５１】すなわち、本発明の実施の形態２によるＲ
ＸＴＭ発生回路４０を用いることにより、ワード線駆動
信号ＲＸＴＭを非活性化するタイミングを細かく調整す
ることが可能となる。なお、各スイッチの状態について
は、マスク生成時に決定する。
ＸＴＭ発生回路４０を用いることにより、ワード線駆動
信号ＲＸＴＭを非活性化するタイミングを細かく調整す
ることが可能となる。なお、各スイッチの状態について
は、マスク生成時に決定する。
【００５２】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００５３】
【発明の効果】このように、請求項１に係る半導体集積
回路によれば、テストモードにおいて、ワード線を駆動
するためのワード線駆動信号の非活性タイミングをテス
トモード以外のモードにおける非活性タイミングより早
めることができる。これにより、テストモードでは、ワ
ード線の駆動期間を短くすることができる。
回路によれば、テストモードにおいて、ワード線を駆動
するためのワード線駆動信号の非活性タイミングをテス
トモード以外のモードにおける非活性タイミングより早
めることができる。これにより、テストモードでは、ワ
ード線の駆動期間を短くすることができる。
【００５４】請求項２〜３に係る半導体集積回路は、請
求項１に係る半導体集積回路であって、メモリセルの書
込マージンをテストするためのライトリカバリテストに
おいて、外部ロウアドレスストローブ信号を非活性状態
にするタイミングでワード線駆動信号を非活性状態にす
ることができる。また、ライトリカバリテスト以外のモ
ードにおいては、外部ロウアドレスストローブ信号を非
活性状態にしてからさらに所定期間経過後に、ワード線
駆動信号を非活性状態にすることができる。
求項１に係る半導体集積回路であって、メモリセルの書
込マージンをテストするためのライトリカバリテストに
おいて、外部ロウアドレスストローブ信号を非活性状態
にするタイミングでワード線駆動信号を非活性状態にす
ることができる。また、ライトリカバリテスト以外のモ
ードにおいては、外部ロウアドレスストローブ信号を非
活性状態にしてからさらに所定期間経過後に、ワード線
駆動信号を非活性状態にすることができる。
【００５５】これにより、テストモード以外では、ワー
ド線を駆動する時間に余裕を与えて、メモリセルへのデ
ータの書込みを保証し、テストモードでは、厳しい条件
でメモリセルの書込マージンをテストすることが可能に
なる。
ド線を駆動する時間に余裕を与えて、メモリセルへのデ
ータの書込みを保証し、テストモードでは、厳しい条件
でメモリセルの書込マージンをテストすることが可能に
なる。
【００５６】また、請求項４〜５に係る半導体集積回路
によれば、ワード線駆動信号を非活性状態にするタイミ
ングを微調整する回路を備えることにより、たとえば、
書込マージンをテストするためのライトリカバリテスト
において、ワード線駆動信号を非活性状態にするタイミ
ングを微調整することが可能となる。したがって、メモ
リセルの書込能力を、より正確に判定することが可能と
なる。
によれば、ワード線駆動信号を非活性状態にするタイミ
ングを微調整する回路を備えることにより、たとえば、
書込マージンをテストするためのライトリカバリテスト
において、ワード線駆動信号を非活性状態にするタイミ
ングを微調整することが可能となる。したがって、メモ
リセルの書込能力を、より正確に判定することが可能と
なる。
【図１】 本発明の実施の形態１による半導体集積回路
１００の構成の概要を示すブロック図である。
１００の構成の概要を示すブロック図である。
【図２】 メモリセルアレイ６と周辺回路との構成の概
要を説明するための図である。
要を説明するための図である。
【図３】 本発明の実施の形態１によるＲＸＴＭ発生回
路１５の構成の一例を示す図である。
路１５の構成の一例を示す図である。
【図４】 信号ＺＲＡＳＥを発生させる回路について説
明するための図である。
明するための図である。
【図５】 本発明の実施の形態１による半導体集積回路
１００のライトリカバリテストにおける動作を説明する
ためのタイミングチャートである。
１００のライトリカバリテストにおける動作を説明する
ためのタイミングチャートである。
【図６】 本発明の実施の形態２によるＲＸＴＭ発生回
路４０の構成の一例を示す図である。
路４０の構成の一例を示す図である。
【図７】 図６に示されるタイミング調整回路４１の構
成の一例について説明するための概念図である。
成の一例について説明するための概念図である。
【図８】 タイミング調整回路４１に含まれるスイッチ
の状態について説明するための図である。
の状態について説明するための図である。
【図９】 タイミング調整回路４１に含まれるスイッチ
の他の状態について説明するための図である。
の他の状態について説明するための図である。
【図１０】 本発明の実施の形態２によるＲＸＴＭ発生
回路４０の動作を説明するためのタイミングチャートで
ある。
回路４０の動作を説明するためのタイミングチャートで
ある。
【図１１】 従来の半導体集積回路のライトリカバリテ
ストにおける動作を説明するためのタイミングチャート
である。
ストにおける動作を説明するためのタイミングチャート
である。
【図１２】 従来の半導体集積回路に含まれるＲＸＴＭ
発生回路５０の構成を示す図である。
発生回路５０の構成を示す図である。
１ アドレスピン、２ アドレスバッファ、３ 外部制
御信号ピン、４ コントローラ、５ テストモード設定
回路、６ メモリセルアレイ、７ ロウデコーダ、８
ワードドライバ、９ コラムデコーダ、１０ センスア
ンプ部／ＩＯゲート部、１１ データ入出力ピン、１２
入出力バッファ、１５，４０ ＲＸＴＭ発生回路、３
０，３１，５５ ＮＡＮＤ回路、３２，５３ インバー
タ、５１ＮＯＲ回路、４１ タイミング調整回路、５
２，５４ 遅延回路、Ｓ１〜Ｓｎスイッチ、Ｄ１〜Ｄｎ
−１ 遅延段、１００ 半導体集積回路。
御信号ピン、４ コントローラ、５ テストモード設定
回路、６ メモリセルアレイ、７ ロウデコーダ、８
ワードドライバ、９ コラムデコーダ、１０ センスア
ンプ部／ＩＯゲート部、１１ データ入出力ピン、１２
入出力バッファ、１５，４０ ＲＸＴＭ発生回路、３
０，３１，５５ ＮＡＮＤ回路、３２，５３ インバー
タ、５１ＮＯＲ回路、４１ タイミング調整回路、５
２，５４ 遅延回路、Ｓ１〜Ｓｎスイッチ、Ｄ１〜Ｄｎ
−１ 遅延段、１００ 半導体集積回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 朝倉 幹雄 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5B024 AA15 BA13 BA21 BA23 CA11 EA04 5L106 AA01 DD11 DD32 EE04 FF04 GG05
Claims (5)
- 【請求項１】 行列状に配置される複数のメモリセル
と、行に対応する複数のワード線と、列に対応する複数
のビット線とを含むメモリセルアレイと、 テストモードを指定する信号を受けて、前記テストモー
ドが指定されたことを検知するテストモード設定回路
と、 ワード線を駆動するためのワード線駆動信号を発生する
ワード線駆動回路とを備え、 前記ワード線駆動回路は、 前記テストモードにおいて、前記ワード線駆動信号を、
前記テストモード以外のモード時よりも早いタイミング
で非活性状態にする、半導体集積回路。 - 【請求項２】 前記テストモード設定回路は、 前記テストモードが指定されたことを検知して、活性状
態のテストモード信号を出力し、 前記ワード線駆動回路は、 外部ロウアドレスストローブ信号の活性化に同期して、
前記ワード線駆動信号を活性状態に設定し、 前記テストモード信号が活性状態にある場合は、前記外
部ロウアドレスストローブ信号の非活性化に同期して、
前記ワード線駆動信号を非活性状態に設定し、 前記テストモード信号が非活性状態にある場合には、前
記外部ロウアドレスストローブ信号が非活性状態になっ
てから所定期間が経過後に、前記ワード線駆動信号を非
活性状態に設定する、請求項１に記載の半導体集積回
路。 - 【請求項３】 外部アドレスを受けて、内部アドレスを
出力するアドレスバッファと、 前記ワード線駆動回路の出力に応じて、前記内部アドレ
スに対応するワード線を選択する選択回路と、 前記内部アドレスに基づき、前記選択されたワード線に
接続されるメモリセルにデータを書込むための書込回路
とをさらに備え、 前記テストモード信号は、 前記メモリセルへのデータの書込状態をテストする際
に、活性状態に設定される、請求項２に記載の半導体集
積回路。 - 【請求項４】 前記ワード線駆動回路は、 前記テストモード信号と前記外部ロウアドレスストロー
ブ信号とに応じて、前記ワード線駆動信号を非活性状態
にするタイミングを決定する信号を発生する第１回路
と、 前記第１回路の出力する信号を微小時間遅延させる遅延
回路とを含む、請求項２に記載の半導体集積回路。 - 【請求項５】 前記遅延回路は、 前記第１回路の出力する信号を受ける入力ノードと、 出力ノードと、 少なくとも１以上の遅延段と、 前記入力ノードと前記出力ノードとの間に配置される複
数のスイッチとを含み、 前記複数のスイッチのそれぞれの切替により、前記少な
くとも１以上の遅延段のうち、前記入力ノードと前記出
力ノードとの間に接続される遅延段の数が決定される、
請求項４に記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30066599A JP2001126497A (ja) | 1999-10-22 | 1999-10-22 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30066599A JP2001126497A (ja) | 1999-10-22 | 1999-10-22 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001126497A true JP2001126497A (ja) | 2001-05-11 |
Family
ID=17887607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30066599A Withdrawn JP2001126497A (ja) | 1999-10-22 | 1999-10-22 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001126497A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006331511A (ja) * | 2005-05-25 | 2006-12-07 | Matsushita Electric Ind Co Ltd | 半導体記憶装置およびその検査手法 |
| WO2011001562A1 (ja) * | 2009-06-30 | 2011-01-06 | パナソニック株式会社 | 半導体集積回路 |
-
1999
- 1999-10-22 JP JP30066599A patent/JP2001126497A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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