JPH034939B2

JPH034939B2 -

Info

Publication number: JPH034939B2
Application number: JP18820583A
Authority: JP
Inventors: Toshuki Furui
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1983-10-07
Filing date: 1983-10-07
Publication date: 1991-01-24
Also published as: JPS6079445A

Description

【発明の詳細な説明】発明の属する技術分野本発明はある周期内に複数バンクをアクセスす
る時のバンク使用状態を管理する記憶制御装置に
関する。

従来技術近年データ処理の分野においてて、処理装置の
性能向上とともにそれに見合つた記憶装置のスル
ープツト向上への要求が高まつている。半導体素
子の進歩により記憶装置の記憶容量は年々増加し
てきているが、スループツト向上の為のサイクル
タイムの改善はあまりなされていない。従来記憶
装置のスループツトを向上させるためには多重バ
イト構成により同時に読み／書き出来るデータ量
を増加させる方法や多重バンク構成により記憶装
置を独立に動作可能な複数のバンクに分割し見か
けのサイクルタイムを小さくし、さらに、インタ
リービングによるアクセスで並列動作バンクを増
やす方法などがとられ、処理装置に必要なスルー
プツトを確保してきている。多重バンク構成にお
ける各バンクの使用状態の管理は従来バンク数が
少ない時には各バンクからビジー信号を直接受け
ビジーでないバンクヘアクセスをする方法や多少
バンク数が増加した場合にはバンクと１対１に対
応するようにビジーフリツプフロツプを持ち、該
フリツプフロツプをアクセス時にセツトし、バン
クサイクル時間後にこれをリツトし、このビジー
フリツプフロツプの状態でバンクアクセスを制御
してきている。しかし、このような方法では、複
数バンク同時のアクセス可能でかつバンク数が非
常に多い高いスループツトを持つ記憶装置を実現
しようとした場合には、前記バンクビジー管理が
複雑でかつ金物量としても大きなものになるとい
う欠点がある。

発明の目的本発明の目的は単純かつ少ない金物量で多くの
バンクのビジー管理を可能にし、上記欠点を解決
した高いスループツトを有する記憶制御装置を提
供することにある。

発明の構成本発明の記憶制御装置は、それぞれ独立に動作
可能な複数数のバンクから構成される記憶装置
と、該記憶装置に接続され前記バンクの１つ以上
に同時にアクセスを行なう記憶制御装置と、前記記憶装置をアクセスするため前記記憶制御
装置に対し１つ以上のバンクに対する要求を発生
する１つ以上の処理装置を有するシステムにおい
て、予め定めた周期で前記要求で必要とするバンク
から前記１周期内で処理すべきバンクを決定し、
アドレス情報から得られるバンク番号と該バンク
番号から前記１周期内で処理すべき全てのバンク
を表わすのに必要なマスク情報を出力する要求処
理回路と、前記アクセスにより各周期毎に使用状態として
扱われる使用バンク情報を前記バンク番号とマス
ク情報で登録し使用状態のバンクに該バンクのバ
ンクサイクル時間内に再びアクセスがないよう登
録期間を保証するだけの前記周期とバンクサイク
ル時間とから決められた数からなるバンク登録レ
ジスタと、前記バンク登録レジスタの各出力に接続され、
前記要求処理回路からの要求バンク情報を共通入
力とし、前記各バンク登録レジスタに登録中のバ
ンク番号と要求バンク情報のバンク番号との比較
において、それぞれのマスク情報により比較すべ
きビツトを決定して比較し、使用状態バンクと要
求バンクとで一致するものがあるか否かを個々に
検出する前記バンク登録レジスタと同数のバンク
検出回路と、前記バンク検出回路のすべての検出結果によ
り、前記記憶装置に対するアクセスを制御するア
クセス制御回路とを備え、予め定めた周期毎に該
周期内に処理すべき全バンクについて該バンクが
使用状態であるか否かをバンク番号とマスク情報
により検出し該バンクがすべて使用状態でない時
に該バンクに対するアクセスを行なうとともに、
該バンク情報を前記バンク登録レジスタの１つに
登録することを特徴とする発明の実施例次に本発明について図面を参照して詳細に説明
する。

第１図は参照すると、本発明の一実施例に適用
されるデータ処理システムは演算処理装置１およ
び２、入出力装置３、記憶制御装置４、ユニツト
５−１〜５−４を有する記憶装置５、およびイン
タフエース１０１〜１０７から構成されている。

演算処理装置１は他の演算処理装置２および入
出力処理装置３と記憶装置５を共有してデータ処
理を行なう。前記演算処理装置１は前記記憶装置
５へデータアクセスを行なうのにインタフエース
１０１を介して記憶制御装置４に要求を送る。前
記インタフエース１０１は毎マシンサイクル１語
のデータ転送ができる能力を持つている。同様に
インタフエース１０２は毎マシンサイクル２語，
インタフエース１０３は２マシンサイクルに１語
の転送能力をもつ。

記憶装置５は内部にそれぞれ並列動作可能な32
個のバンクを持ち、４つのアクセスパス１０４〜
１０７で前記記憶制御装置４に接続され、前記各
アクセスパスは第１図に示すように対応するユニ
ツト５−１〜５−４内のそれぞれ８バンクをアク
セスできる。前記各パスは２マシンサイクルで１
語の転送能力もち、各バンクは９マシンサイクル
のバンクサイクル時間を必要とする。前記各バン
クは１語×ｎで構成され前記記憶装置５での番地
付けはバンク番号順に割付けられており、各バン
クには32語境界での番地が与えられバンクの選択
は32語境界内の番地で行なわれる。前記複数の要
求元から出された前記バンク装置５へのアクセス
は、インタフエース１０１〜１０３で前記記憶制
御装置４に通知され該記憶制御装置４で要求の種
類および要求番地から、前記記憶装置５のどのバ
ンクを同時に何個どのパスを用いてアクセスすべ
きかが判定され、該必要バンクの使用状態（ヒジ
ー）検査が行なわれる。

今前記演算処理装置１から８語のブロツク読出
し要求が来た場合には、前記インタフエース１０
１が１マシンサイクル１語の転送能力に対し前記
４本のインタフエース１０４〜１０７はそれぞれ
２マシンサイクルに１語の転送能力なので前記記
憶制御装置４は前記記憶装置５に対し、２マシン
サイクルに２つのバンクの割合で４回アクセス
し、前記記憶装置５からの２マシンサイクル毎に
２語送られてくるデータを毎マシンサイクル１語
ずつ８回返せばよいことが判る。同様に前記演算
処理装置２からの８語のブロツク読出し要求の場
合は前記インタフエース１０２が毎マシンサイク
ル２語の転送能力を持つため、前記記憶装置５に
は２マシンサイクル毎に同時に４バンクの動合で
２回アクセスし、２マシンサイクル毎の４語のデ
ータを毎マシンサイクル２語返せば良い。また、
要求元からの１語ずつの要求に対しては、２マシ
ンサイクルで１語の処理を行なう。このように要
求元と要求の種類によつて同時に処理すべきバン
ク数が決められ、同時に１個または複数のバンク
についてバンクビジーを検査する必要があり、か
つそのタイミングは本実施例の場合２マシンサイ
クルに１回の割合で行なえば良い。また上記ブロ
ツク読出しの場合同時にマクセスするバンクはブ
ロツクアドレスが８語境界にあることからバンク
番号０，８，16，24からの連続する２個または４
個毎となる。通常バンク番号は要求語番地の下位
ビツトから得られることを考えると、同時アクセ
スバンク数が２個の時は最下位ビツトを、４個の
時には下位２ビツトを無視してバンク番号を比較
すれば一致検出ができることになる。

第２図を参照すると、本発明の一実施例は要求
付け回路１０、チエツクレジスタ１１，記憶アク
セス回路１２，登録制御回路１３，登録レジスタ
２１〜２４，および比較回路３１〜３４から構成
されている。

次に第２図のブロツク図と第３図のタイミング
表を用いて更に詳細に説明する。第２図は前記記
憶制御装置４の本発明に係る部分のブロツク図で
ある。第３図は動作を説明するために前記演算処
理装置１から０〜７バンク内データに対するブロ
ツク読出し要求と前記演算処理装置２から２４〜
３１バンク内データに対するブロツク読出し要求
があり、その後前記入出力処理装置３からバンク
７へ前記演算処理装置１からバンク２５への１語
の書込み要求があり、つづいて前記演算処理装置
２からのバンク０〜７に対するブロツク読出しが
あつた場合のタイミングを示したものである。
（Ｔは説明のためマシンサイクルに番号付けをし
たものである。）次に本発明の一実施例の動作を第２図および第
３図を参照しながら詳細に説明する。

インタフエース１０１で前記記憶制御装置４に
送られてきたブロツク読出し要求は要求受け付け
回路１０でバンク０からサイクル当り２バンクず
つバンクビジーチエツクをするように判定され
る。出力線１１１を介してチエツクレジスタ１１
にＭ＝１，Ａ＝０（バンク０と１を示す）がタイ
ミングＴ０でセツトされる。該チエツクレジスタ
１１の出力線１１３の内容はビジーチエツタのた
めに比較回路３１〜３４に入力される。タイミン
グT₀およびT₁では使用中のバンクがないので全
ての登録レジスタ２１〜２４にはバンク番号とし
て存在しないバンク番号Ｂ＝32が登録されてい
る。従つて、前記比較回路２１〜２４の出力線１
４１〜１４４には一致信号が出力されない。該出
力線１４１〜１４４の信号は記憶アクセス回路１
２に入力され、前記出力線１４１〜１４４の内容
が１つも一致を検出していないことから、該バン
ク０と１が未使用状態である。そこで前記記憶ア
クセス回路１２は線１１０を介してタイミング出
力が出ているタイミングT₁で線１１４を介して
与えられた出力により該バンクに対する要求に応
答して前記記憶装置５にアクセスが出せることが
通知される。前記記憶アクセス回路１２は前記要
求受付け回路１０から線１１２を介して与えられ
た番地情報と線１１３を介して与えられたバンク
情報を使つて次のタイミングT₂およびT₃でバス
１０４および１０５を用いて該バンク０と１に読
出し要求が送られる。登録制御回路３は線１１０
を介してタイミング出力が出る毎に４本の出力線
１２１〜１２４のそれぞれに出力を順番に出すこ
とにより前記登録レジスタ２１〜２４をそれぞれ
８マシンサイクル毎に更新する。前記各登録レジ
スタのストロープ入力線１２１〜１２４には前記
線１１４を介した通知がある時には出力１１３で
入力されるチエツクレジスタ１１の内容が伝送さ
れ、ない時にはバンク番号としてＢ＝32をセツト
するよう制御されている。タイミングT₁では線
１１４に通知出力があるためストローブ線１２１
を介して前記チエツクレジスタ１１の内容Ｍおよ
びＡが第１の登録レジスタ２１のN1およびB1に
セツトされる。線１１４を介して通知を受けた前
記要求受付け回路１０は前記チエツクレジスタ１
１にある要求は処理されたので次のタイミングで
次の２つのバンク（バンク２と３）に要求をすべ
く前記線１１１の出力により前記チエツクレジス
タ１１にＭ＝１，Ａ＝２をセツトする。

以下同様にして、バンク４と５、バンク６と７
に要求され、前記演算処理装置１からのブロツク
読出し要求が処理される。次の演算処理装置２か
らのブロツク読出し要求は同時に４バンク処理す
るための前記チエツクレジスタ１１にＭ＝３（４
バンク単位でビジーチエツクする）をセツトする
点を除き同様の動作が行なわれる。タイミング
T14でインタフエース１０３で要求された前記入
出力処理装置３からのバンク７への１語の書込み
要求がバンクビジーチエツクのため前記チエツク
レジスタ１１にＭ＝０，Ａ＝７としてセツトされ
る。今バンク７は先の演算処理装置１からのブロ
ツク読出し要求で使用状態にあるため、タイミン
グT16で前記記憶装置５のバンク７がアクセスさ
れなくてはならない。

第４図を参照すると、前記比較回路３１〜３４
は排他的論理回路５１〜５５，否定回路６０〜６
５，論理積ゲート７４および７５、および論理和
ゲート８０から構成されている。

次に前記アクセスの抑止手順を図面を参照して
詳細に説明する。今バンクの使用状態は前記登録
レジスタ２４にN4＝１，B4＝６して登録されて
いる。前記チエツクレジスタ１１のバンク番号Ａ
出力１１３（第４図の出力２０１〜２０５）は４
つの比較回路３１〜３４のそれぞれに入力され、
排他的論理和回路５１〜５５で前記各登録レジス
タ２１〜２４のバンク番号Ｂの出力１３１〜１３
４のそれぞれ対応する重みのビツトどうしと比較
される。前記比較回路３４においては、A₀，A₁，
A₂，A₃，A₄＝00111であり、B₀，B₁，B₂，B₃，
B₄＝00110で前記排他的論理和回路５１〜５５の
出力２５１〜２５５は00001となる。この値00001
の否定回路６１〜６５を介した出力２６１〜２６
５は11110となる。これはＡとB4とが最下位ビツ
トを除いて一致していることを示している。今前
記第４登録レジスタ２４にはバンク６とバンク７
の両方を登録するため最下位ビビツトの比較を無
視するようにマスク情報Ｎ４としてN₀，N₁＝01
が登録されている。マスク情報ＭおよびＮの出力
２２４〜２２５，および２３４〜２３５は下位２
ビツトの比較結果２６４〜２６５と論理和回路７
４〜７５とでそれぞれ論理和がとられる。いずれ
かのマスク情報が論理１であればビツトの比較結
果を強制的に論理１（一致））にしてそれぞれの
出力２７４〜２７５に出すように構成されてい
る。従つて、前記比較結果２６１〜２６５
（11110）は出力２６１〜２６３，２７４〜２７５
では11111となり、全ビツト一致として論理積回
路８０に入力される。今Ｂ４の最上位ビツトB_v
はB4＝６であり論理０のため否定回路６０を通
した出力２６０は論理１になつており、前記論理
積回路８０の条件が整い出力１４４から一致状態
が出力される。記憶アクセス回路１２は出力１４
４でビジーバンクと要求バンクの一致が報告され
ると前記記憶装置５に対するアクセスを抑止し、
通知１１４を出さない。第３図からも判るよう
に、T16では登録レジスタ４２４はバンク番号
B4＝32（B_v＝１）になるため、第４図における出
力２１０が論理１、その否定回路６０の出力２６
０が論理０となり論理積回路８０の出力１４４は
論理０となり一致無しの状態になる。このため前
記７に対する要求は処理することができる。

以上説明したように、登録レジスタには複数個
のバンクを登録するために、バンク番号と比較回
路のマスクビツトを持ち、要求バンクとの比較に
おいて、バンク番号のビツト毎の比較結果をマス
ク情報でマスクすることにより同時に複数個のバ
ンクについて検査できる。T22ではT14とは逆に
登録レジスタ１２１にはバンク７の１個が登録さ
れており、チエツクレジスタ１１にＭ＝３，Ａ＝
４（バンク４〜７）の４バンクの要求バンクが入
つた場合となるが、B1＝00111とＡ＝00100の比
較結果２６１〜２６５ 11100をM₀M₁＝11でマ
スクすると11111となりやはり一致が検出される。
前記登録レジスタは８マシンサイクル毎に更新さ
れるため、一度登録レジスタに登録されたビジー
バンクは10マシンサイクルアクセスできないこと
になる。今前記記憶装置５の各バンクのサイクル
タイムは９であるため、同一バンクに対するアク
セスの重なりは生ずることがないことが保証され
ている。このように登録レジスタの必要数はバン
クのサイクルタイムとバンクチエツクのサイクル
から求めることができる。また、チエツクレジス
タ１１と登録レジスタ２１〜２４のビツト数は、
同時にバンクビジーチエツクを行うバンク数と前
記記憶装置５のバンク数から決められる。

第５図には本発明の他の実施例が示されてお
り、その構成は第２図における登録レジスタ２１
〜２４をシフトレジスタ状にしたものである。こ
の場合通知１１４でチエツクレジスタ１１の内容
を登録するのは必ず登録レジスタ１２１であり、
この内容が２マシンサイクル毎のタイミング出力
１１０により１→２→３→４と順に移送される。
従つてアクセスのため、ビジーとして登録された
バンクは８マシンサイクル間登録されていること
になり、前記実施例と同じ効果を生み出すことが
できる。ただし内容が順次移送されるため、第２
図における登録制御回路１３は不要となりタイミ
ング出力１１０だけで制御できる。

第６図には本発明のさらに別の一実施例が示さ
れており、前記第５図の実施例に比べ、チツクレ
ジスタ１１と比較回路３１〜３４を３組持ち、要
求受け回路１０はそれぞれの要求元からの要求に
対し、要求バンクを決定して、対応する前記チエ
ツクレジスタ１１にセツトする。こうすることに
より各要求元からの要求バンクを同時にバンクビ
ジーチエツクすることが可能になり、バンクビジ
ー待ち時間を減少させることができる。前記比較
回路での検査結果は出力１４０で記憶アクセス回
路１２に入力され同時に２つ以上が検査の結果記
憶アクセス可能な場合にはその内の１つを選び前
記記憶装置５をアクセスするとともに通知１１４
で前記要求受付け回路１０に知らせられる。該要
求受付け回路１０は通知のあつた要求バンクのチ
エツクレジスタ１１に次の要求バンクをセツトす
ることは他の実施例と同様である。前記通知１１
４はまた新たに設けられた切替回路１５に送られ
処理した要求バンク情報を前記３つのチエツクレ
ジスタ１１の出力１１３の内から選び、その出力
１１５で登録レジスタ１２１にセツトするように
する。通知１１４の無いタイミングでは前記登録
レジスタ１２１にはバンク番号としてＢ＝３２を
セツトするのは他の実施例と同様である。

以上本発明のいくつかの実施例について図面を
参照して説明したが、本発明にけるバンクチエツ
ク周期は適用されるシステムによつて最適な値を
選択すれば良く、記憶装置へのアクセス方法やそ
のバンク数により決められるべきものであり、又
その時の登録レジスタの数とビツト数も各バンク
のサイクルタイムを保証する値に調整され、本実
施例の値に限定されるものではない。

発明の効果本発明にはある周期でアクセスする１つ以上の
バンクの組を１情報として管理し、周期毎にチエ
クすることにより、バンク数が大きくなつた場合
でも単純かつ少ない金物量でビジー管理が可能な
るという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す図、第２図、
第５図、第６図はそれぞれの実施例における記憶
制御装置の一部の詳細な構成を示す図、第３図は
本発明の一実施例の動作を説明するためのタイミ
ングチヤート、第４図は比較回路の詳細な構成を
示す図である。第１図から第６図において、１，２……演算処
理装置、３……入出力処理装置、４……記憶制御
装置、５……記憶装置、１０……要求受付け回
路、１１……チエツクレジスタ、１２……記憶ア
クセス回路、１３……登録制御回路、５……切替
回路、２１〜２４……登録レジスタ、３１〜３４
……比較回路、５１〜５５……排他的論理和回
路、６０〜６５……否定回路、７４〜７５……論
理和回路、８０……論理積回路。

Claims

【特許請求の範囲】１それぞれ独立に動作可能な複数のバンクから
構成される記憶装置と、該記憶装置に接続され前
記バンクの１つ以上に同時にアクセスを行なう記
憶制御装置と、前記記憶装置をアクセスするため
前記記憶制御装置に対し１つ以上のバンクに対す
る要求を発生する１つ以上の処理装置とを有する
システムにおいて、前記記憶制御装置は、前記処理装置からの要求を処理する予め定めた
リクエスト処理の周期で、前記要求で必要とする
１つ以上のバンクの内各周期でアクセスする全バ
ンクを表わす為に、該バンクの代表バンク番号と
該バンク番号の下位ビツトをマスクすることによ
り該バンク番号を含むアクセスする全バンクを表
わすのに必要なマスク情報を要求バンク情報とし
て出力する要求処理回路と、使用状態のバンクに該バンクのバンクサイクル
時間内に再びアクセスがされないよう、前記アク
セスにより各周期毎に使用状態となるバンク情報
を、前記バンク番号とマスク情報の組で登録保持
する、前記バンクサイクル時間と周期から決めら
れる数のバンク登録レジスタと、前記バンク登録レジスタの各出力に接続され、
前記要求処理回路からの要求バンク情報を共通入
力とし、前記各バンク登録レジスタに登録中のバ
ンク番号と要求バンク情報のバンク番号との比較
において、それぞれのマスク情報により比較すべ
きビツトを決定して比較し、使用状態バンクと要
求バンクとで少なくとも１つ以上一致するものが
あるか否かを個々に検出する、前記バンク登録レ
ジスタと同数のバンク検出回路と、前記バンク検出回路の検出結果により、前記記
憶装置に対するアクセスを制御するアクセス制御
回路とを備え、前記周期毎に、該周期内で使用する全バンクに
ついて、該バンクが使用状態であるか否かをバン
ク番号とマスク情報により検出し、該バンクがす
べて使用状態でない時に該バンクに対するアクセ
スを行なうとともに、該バンク情報を前記バンク
登録レジスタの１つに登録することを特徴とする
記憶制御装置。２前記バンク登録レジスタに使用状態のバンク
情報をバンクサイクル時間以上保持するために、
前記バンク登録レジスタは前記周期毎に順次スト
ローブされ、該周期に要求バンクがすべて使用状
態でなければ該バンクに対するアクセスを行なう
とともに要求バンク情報を使用バンク情報として
該周期に対応して前記バンク登録レジスタに登録
し、該周期に要求バンクの少なくとも１つが使用
状態であれば該バンクに対するアクセスを中止し
該レジスタのバンク情報を前記検出回路の検査が
無効となるように登録するようにした特許請求の
範囲第１項の記憶制御装置。３前記バンク登録レジスタは要求バンク情報を
受付ける第１番目のレジスタから順にシフトレジ
スタ状に接続され、該内容を前記周期毎に次の段
に移すように制御され、前記第１番目のレジスタ
には、前記周期毎に要求バンクが使用状態でなけ
れば要求バンク情報を使用バンク情報として登録
し、前記周期毎に周期バンクの少なくとも１つが
使用状態であれば該レジスタのバンク情報を前記
検出回路の検査が無効となるように登録するよう
にした特許請求の範囲第１項記載の記憶制御装
置。４前記バンク登録レジスタの各出力に接続され
る前記バンク検出回路を複数組備え、前記要求処
理回路から出力される複数の要求バンク情報を同
時に検査し、検査を通過した要求の内の１つを予
め定めた優先順位に従つて選択し、該要求バンク
情報を使用状態バンク情報として登録するととも
に、前記記憶装置にアクセスをするようにした特
許請求の範囲第２項，第３項記載の記憶制御装
置。