JPH02234244A - 拡張記憶制御方式 - Google Patents

拡張記憶制御方式

Info

Publication number
JPH02234244A
JPH02234244A JP5363389A JP5363389A JPH02234244A JP H02234244 A JPH02234244 A JP H02234244A JP 5363389 A JP5363389 A JP 5363389A JP 5363389 A JP5363389 A JP 5363389A JP H02234244 A JPH02234244 A JP H02234244A
Authority
JP
Japan
Prior art keywords
request
storage device
main
reply data
address
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5363389A
Other languages
English (en)
Inventor
Yoshio Taniguchi
美穂 谷口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP5363389A priority Critical patent/JPH02234244A/ja
Priority to FR9002872A priority patent/FR2644260B1/fr
Publication of JPH02234244A publication Critical patent/JPH02234244A/ja
Priority to US08/134,874 priority patent/US5432923A/en
Pending legal-status Critical Current

Links

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [産業上の利用分野] 本発明は主記憶装置と拡張記憶装置に接続されたメモリ
アクセス制御装置に関するものである。
[従来の技術コ 従来、主記憶装置と拡張記憶装置に接続されたメモリア
クセス制御装置において、リクエスト受付ポート部には
要求元からのリクエストを入力するリクエスト受付ポー
ト部と、その他に主記憶装置から拡張記憶装置へデー・
夕を転送するための拡張記憶アクセス専用ポートと、拡
張記憶装置から主記憶装置へデータを転送するための主
記憶アクセス専用ポートとが必要とされた。リクエスト
受付゜ポート部では、要求元からのリクエストが主記憶
装置へのアクセス要求か、主記憶装置から拡張記憶装置
へのデータ転送要求か、あるいは拡張記憶装置から主記
憶装置へのデータ転送要求かを判定し7、次のように処
理を行なう。
(1)主記憶装置へのアクセス要求の場合リクエスト受
付ポート部において主記憶装置に対するビジーチェック
を行ない、主記憶装置へアクセス要求を出力して処理す
る。
(2)主記憶装置から拡張記憶装置へのデータ転送要求
の場合 リクエスト受付ポート部において初めに主記憶装置に対
するビジーチェックを行ない、読み出し要求を主記憶装
置へ出力する。リクエストは、リクエスト受付ポート部
で複数のリクエストに分解されるため、そのリクエスト
に対するリブライデー夕がすべてそろった時、リプライ
データとともに拡張記憶アクセス専用ポートへ出力され
る。拡張記憶アクセス専用ポートでは拡張記憶装置に対
するビジーチェックを行ない、主記憶装置からのリプラ
イデータと書き込み要求を拡張記憶装置へ出力して、主
記憶装置から拡張記憶装置への転送処理を行なう。
(3)拡張記憶装置から主記憶装置へのデータ転送要求
の場合 リクエスト受付ポート部において初めに拡張記憶装置に
対するビジーチェックを行ない、読み出し要求を拡張記
憶装置へ出力する。リクエストは、リクエスト受付ポー
ト部で複数のリクエストに分解されるため、そのリクエ
ストに対するリブライデー夕がすべてそろった時、リブ
ライデー夕とともに主記憶アクセス専用ポートへ出力さ
れる。主記憶アクセス専用ポートでは主記憶装置に対す
るビジーチェックを行ない、拡張記憶装置からのリプラ
イデータと書き込み要求を主記憶装置へ出力して、拡張
記憶装置から主記憶装置への転送処理を行なう。
以上のように、リクエスト受付ポート部において要求元
からのリクエストが主記憶装置へのアクセス要求か、主
記憶装置から拡張記憶装置へのデータ転送要求か、ある
いは拡張記憶装置から主記憶装置へのデータ転送要求か
の判定を行ない、主記憶装置に対するビジーチェックと
拡張記憶装置に対するビジーチェックをそれぞれ個別に
行なっていた。
[発明が解決しようとする課m] 上述した従来のメモリアクセス制御装置は、リクエスト
受付ポート部で要求元からのリクエストの種類を判定し
、主記憶装置に対するリクエストのビジーチェック並び
に拡張記憶装置に対するリクエストのビジーチェックを
それぞれ個別に行なっているので、制御が複雑になると
いう問題点がある。
[課順を解決するための手段コ 本発明による拡張記憶制御方式は、複数の要求元と、主
記憶装置と、拡張記憶装置とに接続され、前記要求元か
らの前記主記憶装置へのアクセス要求、前記主記憶装置
から前記拡張記憶装置への第1のデータ転送要求、及び
前記拡張記憶装置から前記主記憶装置への第2のデータ
転送要求を含む要求に対する処理を行うメモリアクセス
制御装置に於いて、 前記要求元からの複数の要求を受付け、複数の受付けら
れた要求を出力するリクエスト受付ポート と 、 前記複数の受付けられた要求に対するビジーチェックを
行い、該複数の受付けられた要求の間で優先度を判定し
て1つの要求を選択し、選択された要求を出力する選択
手段と、 前記選択された要求が、前記アクセス要求であるか、前
記第1のデータ転送要求であるか、或いは前記第2のデ
ータ転送要求であるかの判定を行う判定手段と、 前記判定手段により前記選択された要求が前記アクセス
要求と判定された場合に、該選択された要求から前記主
記憶装置に対する第1の読出l,要求或いは第1の書込
み要求を生成し、該生成された第1の読出し要求或いは
第1の書込み要求を第1の要求アドレス、データと共に
前記主記憶装置に送出しで、該主記憶装置から第1のリ
プライデータを発生させる主記憶アクセス手段と、前記
第1のリプライデータを受取り、前記選択された要求を
発生した要求元へ、該受取りだ第1のリプライデータを
返すリプライデータ返却手段と、 前記判定手段により前記選択された要求が前記第1のデ
ータ転送要求と判定された場合に、該選択された要求か
ら前記主記憶装置への第2の要求アドレスと第2の読出
し要求を生成し、該生成された第2の要求アドレスと第
2の読出し要求を前記リクエスト受付ポートへ出力する
第1の出力手段と、 該第1の出力手段からの前記第2の読出し要求に対する
前記主記憶装置からの第2のリプライデータを格納する
第1の格納手段と、 該第1の格納手段により前記第2のリプライデータが格
納されたとき、前記拡張記憶装置に対する第1の書込み
アドレスと第2の書込み要求を生成し、該生成された第
1の書込みアドレスと第2の書込み要求を前記第1の格
納手段に格納された前記第2のリプライデータとともに
前記拡張記憶装置へ出力する第2の出力手段と、 前記判定手段により前記選択された要求が前記第2のデ
ータ転送要求と判定された場合に、該選択された要求か
ら前記拡張記憶装置への第3の要求アドレスと第3の読
出し要求を生成し、該生成された第3の要求アドレスと
第3の読出し要求を前記拡張記憶装置へ出力する第3の
出力手段と、該第2の出力手段からの前記第3の読出し
要求に対する前記拡張記憶装置からの第3のリプライデ
ータを格納する第2の格納手段と、 該第3の格納手段により前記第3のりプライデ−タが格
納されたとき、前記主記憶装置に対する第2の書込みア
ドレスと第3の書込み要求を生成し、該生成された第2
の書込みアドレスと第3の書込み要求を前記第2の格納
手段に格納された前記・第3のリプライデータとともに
前記リクエスト受付ポートへ出力する第4の出力手段と
を有し、選択された要求がアクセス要求であるか第1の
データ転送要求であるか或いは第2のデータ転送要求で
あるかの判定を、ビジーチェック及び優先度判定の後に
行うことを特徴とする。
[実施例] 次に、本発明について図面を参照して説明する。
第1図を参照すると、本発明の一実施例によるメモリア
クセス制御装置は、演算処理装置や入出力装置などのリ
クエスト要求元と、主記憶装置と、拡張記憶装置とに接
続されている。本実施例では要求元として装置A、装置
B1装置Cの3つの装置を有する メモリアクセス制御装置は、リクエスト受付ポート部1
0と、リクエスト処理部80と、その他の拡張記憶制御
関係の金物とから構成される。
リクエスト受付ポート部10は、各々の装置からリクエ
ストを受け付ける装置Aリクエスト受付バッファ20、
装置Bリクエスト受付バッファ30、及び装置Cリクエ
スト受付バッファ40を有する。ここで、要求元からの
リクエストとは、書き込み、読み出しなどの動作指示を
示すリクエストコード、リクエストアドレス、ストアデ
ータなどである。50,60.70は上記バッファ20
,30.40の出力を受ける装置A−B−Cバッファ読
み出しレジスタである。
90は選択回路で、装置A−B−Cのリクエストのうち
主記憶装置へのアクセス要求に対するビジーチェックを
行ない、そのビジーチェックにバスした主記憶装置への
アクセス要求と、主記憶装置と拡張記憶装置間のデータ
転送要求の間で優先度を判定して一つのリクエストを選
択し、選択されたリクエストを主記憶アクセス制御部1
00と拡張記憶アクセス判定回路150へ出力する。
一般的に、主記憶装置はXNのインタリーブ構成をとっ
ているので、本実施例でも同じ<XNのインタリーブ構
成にしている。すなわち、主記憶装置はNバンクから構
成され、それぞれのバンクに対してビジーF/Fが存在
し、要求元からのアクセスバンクと前記ビジーF/Fの
チェックを行なっている。
主記憶アクセス制御部100は、選択回路90の出力(
選択されたリクエスト)を受ける。選択回路9Gの出力
はリクエストコード、リクエストアドレス、及びストア
データである。これらの情報を元に、主記憶アクセス制
御部100は、主記憶装置110に対してアクセス要求
を生成し出力する。そして、主記憶アクセス制御部10
0は、それに対する主記憶装置110からのリプライデ
ータを受取り、後述する要求元のりプライレジスタ12
0,130,140へ出力する。
主記憶装置110は、主記憶アクセス制御部100から
のアクセス要求に対しリプライデー夕を返す。
リブライレジスタ120は装置Aへの主記憶装置110
からのりプライデータを格納するレジスタであり、装置
Aに対してリプライデータを出力する。リブライレジス
タ130は装置Bへのリプライデータを格納するレジス
タであり、装置Bに対してリプライデー夕を出力する。
リプライレジスタ140は装置Cへのリプライデータを
格納するレジスタであり、装置Cに対してリブライデー
夕を出力する。
拡張記憶アクセス判定回路150は、選択回路90の出
力が主記憶装置110へのアクセス要求か、主記憶装置
110から拡張記憶装置200へのデータ転送要求か、
あるいは拡張記憶装置200から主記憶装置110への
データ転送要求かの判定を行う。主記憶装置110と拡
張記憶装置200間のデータ転送要求の時、主記憶アク
セス制御部100は主記憶装置110に対して何もアク
セスを発生しない。
本実施例でのアクセス単位は、主記憶装置、拡張記憶装
置とも8B(バイト)とし、主記憶装置と拡張記憶装置
間の転送単位は4 kB ( 1ページ)とする。また
、リクエストアドレスには主記憶アドレス並びに拡張記
憶アドレスを含んでいるものとする。
上記のインタフェースを減らすには、あらかじめメモリ
アクセス制御装置内に片方のアドレスを設定した後、も
う一方のアドレスと共にアクセス要求を出力するなど色
々な方法が考えられる。
160は主記憶アクセス・アドレス生成部であり、選択
回路90、拡張記憶アクセス判定回路150、及び拡張
記憶リプライデータ格納バッファ190の出力を入力す
る。この部分の動作としては、次の2つがある。
(1)主記憶装置から拡張記憶装置への転送の時選択回
路90の出力から主記憶装置110のリクエストアドレ
スを入力し、主記憶装置110に対する読み出し要求を
生成する。そして、前記リクエストアドレスを8Bづつ
更新しながら4 kB/8B−512回、装置Cバッフ
ァ読み出しレジスタ70に出力する。この際、装置Cの
リクエストと競合するが、それは両リクエスト間で優先
度論理をとることなどにより制御可能である。
(2)拡張記憶装置から主記憶装置への転送の時拡張記
憶装置200からのリプライデータを有する拡張記憶リ
プライデータ格納バッファ190の出力を受け、主記憶
装置110に対する書き込み要求を生成する。そして書
き込みアドレスを8Bづつ更新しながら4 kB/ 8
 B − 5 1 2回、拡張記憶リプライデータ格納
バッファ190内のリプライデータとともに装置Cバッ
ファ読み出しレジスタ70へ出力する。
170は拡張記憶アクセス・アドレス生成部であり、選
択回路90、拡張記憶アクセス判定回路150、及び主
記憶リプライデータ格納バッファ180の田力を入力す
る。この部分の動作としては、次の2つがある。
(1)主記憶装置から拡張記憶装置への転送の時主記憶
装置110からのリプライデータを有する主記憶リプラ
イデータ格納バッファ180の出力を受け、拡張記憶装
置200に対する書き込み要求を生成する。そして、書
き込みアドレスを8Bづつ更新しながら4kl3/8B
−512回、主記憶リプライデータ格納バッファ180
内のリプライデータとともに拡張記憶装置200へ出力
する。
(2)拡張記憶装置から主記憶装置への転送の時選択回
路90の出力から拡張記憶装置200のリクエストアド
レスを入力し、拡張記憶装置200に対する読み出し要
求を生成する。そして、前記リクエストアドレスを8B
づつ更新しながら4 kB/ 8 B − 5 1 2
回、拡張記憶装置200へ出力する。
以上述べたように、本実施例では、拡張記憶装置200
とのインタフェースを8B単位で行なっているが、他に
も128B単位で行なうなど色々な方法が考えられる。
128B単位で行なった場合の拡張記憶装置200に対
するアクセスは4kB/128B−32回となる。また
、主記憶リプライデータ格納バッファ180、並びに拡
張記憶リプライデータ格納バッファ190の容量は、拡
張記憶装置200との1回のアクセスに対する転送量な
どによって制御しやすいように求められる。
主記憶リプライデータ格納バッファ180は、主記憶装
置110からのりプライデータを格納する。このバッフ
ァ180に格納されるのは、主記憶アクセス●アドレス
生成部160から装置Cバッファ読み出しレジスタ70
にリクエストが出力され、そのリクエスト処理に対する
リブライが返ってきた時であり、この時、装置Cに対し
てはリブライを返さない。主記憶リプライデータ格納バ
ッファ180の出力は拡張記憶アクセス・アドレス生成
部170に入力され、このリブライデー夕が拡張記憶装
置200に対するストアデータとなる。
拡張記憶リプライデータ格納バッファ190は、拡張記
憶装置200への読み出し要求に対するリブライデー夕
を格納する。拡張記憶リプライデータ格納バッファ19
0の出力は主記憶アクセス・アドレス生成部160に入
力され、このリブライデー夕が装置Cバッファ読み出し
レジスタ7oを介して主記憶装置110に対するストア
データとなる。
拡張記憶装置200は、一般的に主記憶容口に比較して
数倍以上の容量を有することが多い。本実施例では8B
単位のアクセスとなっているが、ブロック単位(例えば
128B)で行なうことも可能である。拡張記憶装置2
00の動作としては、拡張記憶アクセス・アドレス生成
部170からのアクセス要求に対し、リプライデー夕を
拡張記憶リプライデータ格納バッファ190に返す。(
当然書き込み要求時にはリプライデータはない。)主記
憶装置110と拡張記憶装置200間の転送処理の動作
を要約すると、 (1)主記憶装置から拡張記憶装置への転送の場合要求
元からのリクエストが拡張記憶アクセス判定回路150
で主記憶装置から拡張記憶装置へのデータ転送要求であ
ると判定されると、選択回路90からそのリクエストの
リクエストコードとアドレスが主記憶アクセス・アドレ
ス生成部160に入力される。主記憶アクセス・アドレ
ス生成部160は、リクエスト・アドレスを8’Bづつ
更新しながら4kB/B−512回、読み出し要求とと
もに装置Cバッファ読み出しレジスタ70に出力する。
装置Cバッファ読み出しレジスタ70での装置Cとのリ
クエストの競合は優先論理などで処理される。ビジーチ
ェックにパスすると、リクエストは主記憶アクセス制御
部100に入力され、主記憶アクセス制御部100は主
記憶装置]1−0に対する読み出し処理を行なう。主記
憶装置110からのリプライデータが主記憶アクセス制
御部100に返ると、このリブライデー夕は要求元リブ
ライレジスタ120,130,140にセットされるこ
となく、主記憶リプライデータ格納バッファ180に格
納される。次に、主記憶リプライデータ格納バッファ1
 8 0の出力は拡張記憶アクセス・アドレス生成部1
70に人力され、拡張記憶アクセス・アドレス生成部1
70は拡張記憶装置に対する書き込み要求を生成する。
主記憶リプライデータ格納バッファ180からのリプラ
イデータと書き込み要求は、拡張記憶アクセス・アドレ
ス生成部170から書き込みアドレスを更新しながら拡
張記憶装置200に川力され、これにより主記憶装置1
10のデータが拡張記憶装置200へ転送される。
(2)拡張記憶装置から主記憶装置への転送の場合要求
元からのリクエストが拡張記憶アクセス判定回路150
で拡張記憶装置から主記憶装置へのデータ転送要求であ
ると判定されると、選択回路90からそのリクエストの
リクエストコードとアドレスが拡張記憶アクセス・アド
レス生成部170に入力される。拡張記憶アクセス・ア
ドレス生成部170は、リクエスト・アドレスを8Bづ
つ更新しながら4kB/B−512回、読み出し要求と
共に拡張記憶装置200に出力する。拡張記憶装置20
0からのリプライデータは拡張記憶リプライデータ格納
バッファ190に格納される。
次に拡張記憶リプライデータ格納バッファ190の出力
は、主記憶アクセス・アドレス生成部160に入力され
、主記憶アクセス・アドレス生成部160は主記憶装置
に対する書き込み要求を生成する。拡張記憶リプライデ
ータ格納バッファ〕90からのリプライデータと書き込
み要求は、主記憶アクセス・アドレス生成部160から
書き込みアドレスを更新しながら装置Cバッファ読み出
しレジスタ70へ出力される。前記リクエス1・がビジ
ーチェックにバスすると、選択回路90を経由して主記
憶アクセス制御部100に送られ、主記憶アクセス制御
部100は主記憶装置コ−10に対して書き込み要求を
発生し、これにより拡張記憶装置200のデータが主記
憶装置]10へ転送される。
[発明の効果コ 以上説明したように本発明は、複数の要求元からのリク
エストが主記憶装置へのアクセス要求か、主記憶装置か
ら拡張記憶装置へのデータ転送要求か、あるいは拡張記
憶装置から主記憶装置へのデータ転送要求かの判定をリ
クエスト受付ポート部で行なうのではなく、ビジーチェ
ックと優先度を判定して複数リクエストの中から1つの
リクエストを選択した後、上記3つのリクエスト種別の
判定を行ない処理することにより、主記憶装置と拡張記
憶装置間の転送制御が簡略化され、ハードウエア量も削
減できるという効果がある。
置。
【図面の簡単な説明】
第1図は本発明の一実施例によるメモリアクセス制御装
置の構成を示すブロック図である。

Claims (1)

  1. 【特許請求の範囲】 1、複数の要求元と、主記憶装置と、拡張記憶装置とに
    接続され、前記要求元からの前記主記憶装置へのアクセ
    ス要求、前記主記憶装置から前記拡張記憶装置への第1
    のデータ転送要求、及び前記拡張記憶装置から前記主記
    憶装置への第2のデータ転送要求を含む要求に対する処
    理を行うメモリアクセス制御装置に於いて、 前記要求元からの複数の要求を受付け、複数の受付けら
    れた要求を出力するリクエスト受付ポートと、 前記複数の受付けられた要求に対するビジーチェックを
    行い、該複数の受付けられた要求の間で優先度を判定し
    て1つの要求を選択し、選択された要求を出力する選択
    手段と、 前記選択された要求が、前記アクセス要求であるか、前
    記第1のデータ転送要求であるか、或いは前記第2のデ
    ータ転送要求であるかの判定を行う判定手段と、 前記判定手段により前記選択された要求が前記アクセス
    要求と判定された場合に、該選択された要求から前記主
    記憶装置に対する第1の読出し要求或いは第1の書込み
    要求を生成し、該生成された第1の読出し要求或いは第
    1の書込み要求を第1の要求アドレス、データと共に前
    記主記憶装置に送出して、該主記憶装置から第1のリプ
    ライデータを発生させる主記憶アクセス手段と、 前記第1のリプライデータを受取り、前記選択された要
    求を発生した要求元へ、該受取った第1のリプライデー
    タを返すリプライデータ返却手段と、 前記判定手段により前記選択された要求が前記第1のデ
    ータ転送要求と判定された場合に、該選択された要求か
    ら前記主記憶装置への第2の要求アドレスと第2の読出
    し要求を生成し、該生成された第2の要求アドレスと第
    2の読出し要求を前記リクエスト受付ポートへ出力する
    第1の出力手段と、 該第1の出力手段からの前記第2の読出し要求に対する
    前記主記憶装置からの第2のリプライデータを格納する
    第1の格納手段と、 該第1の格納手段により前記第2のリプライデータが格
    納されたとき、前記拡張記憶装置に対する第1の書込み
    アドレスと第2の書込み要求を生成し、該生成された第
    1の書込みアドレスと第2の書込み要求を前記第1の格
    納手段に格納された前記第2のリプライデータとともに
    前記拡張記憶装置へ出力する第2の出力手段と、 前記判定手段により前記選択された要求が前記第2のデ
    ータ転送要求と判定された場合に、該選択された要求か
    ら前記拡張記憶装置への第3の要求アドレスと第3の読
    出し要求を生成し、該生成された第3の要求アドレスと
    第3の読出し要求を前記拡張記憶装置へ出力する第3の
    出力手段と、該第3の出力手段からの前記第3の読出し
    要求に対する前記拡張記憶装置からの第3のリプライデ
    ータを格納する第2の格納手段と、 該第2の格納手段により前記第3のリプライデータが格
    納されたとき、前記主記憶装置に対する第2の書込みア
    ドレスと第3の書込み要求を生成し、該生成された第2
    の書込みアドレスと第3の書込み要求を前記第2の格納
    手段に格納された前記第3のリプライデータとともに前
    記リクエスト受付ポートへ出力する第4の出力手段とを
    有し、選択された要求がアクセス要求であるか第1のデ
    ータ転送要求であるか或いは第2のデータ転送要求であ
    るかの判定を、ビジーチェック及び優先度判定の後に行
    うことを特徴とする拡張記憶制御方式。
JP5363389A 1989-03-08 1989-03-08 拡張記憶制御方式 Pending JPH02234244A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP5363389A JPH02234244A (ja) 1989-03-08 1989-03-08 拡張記憶制御方式
FR9002872A FR2644260B1 (fr) 1989-03-08 1990-03-07 Dispositif de commande d'acces en memoire pouvant proceder a une commande simple
US08/134,874 US5432923A (en) 1989-03-08 1993-10-12 Memory access control device capable of carrying out data transfer between main memory and expanded memory with simple control

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5363389A JPH02234244A (ja) 1989-03-08 1989-03-08 拡張記憶制御方式

Publications (1)

Publication Number Publication Date
JPH02234244A true JPH02234244A (ja) 1990-09-17

Family

ID=12948307

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5363389A Pending JPH02234244A (ja) 1989-03-08 1989-03-08 拡張記憶制御方式

Country Status (1)

Country Link
JP (1) JPH02234244A (ja)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59167761A (ja) * 1983-03-14 1984-09-21 Hitachi Ltd 計算機システム
JPS61239339A (ja) * 1985-04-16 1986-10-24 Fujitsu Ltd ペ−ジ・デ−タ転送制御方式
JPH0236443A (ja) * 1988-07-27 1990-02-06 Nec Corp 拡張記憶制御方式

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59167761A (ja) * 1983-03-14 1984-09-21 Hitachi Ltd 計算機システム
JPS61239339A (ja) * 1985-04-16 1986-10-24 Fujitsu Ltd ペ−ジ・デ−タ転送制御方式
JPH0236443A (ja) * 1988-07-27 1990-02-06 Nec Corp 拡張記憶制御方式

Similar Documents

Publication Publication Date Title
US6470380B1 (en) Signal processing device accessible as memory
US5377339A (en) Computer for simultaneously executing instructions temporarily stored in a cache memory with a corresponding decision result
JPS618785A (ja) 記憶装置アクセス制御方式
US6665768B1 (en) Table look-up operation for SIMD processors with interleaved memory systems
US5825788A (en) Data ordering for cache data transfer
JPH0358150A (ja) メモリ制御装置
US6553478B1 (en) Computer memory access
US5526487A (en) System for multiprocessor communication
JPH02234244A (ja) 拡張記憶制御方式
JPH0562380B2 (ja)
JPS6156546B2 (ja)
WO1996005551A1 (en) Method and system for storing data in a memory device
JPH02234251A (ja) 拡張記憶制御方式
JPH0236443A (ja) 拡張記憶制御方式
JP3655658B2 (ja) 数値制御装置
EP0284094B1 (en) Tandem priority resolver
JPS6019258A (ja) 記憶装置
JP4520949B2 (ja) 並列演算処理装置および並列演算処理方法
JP2000066946A (ja) メモリコントローラ
JPS6074074A (ja) 優先順位制御方式
JPH05250256A (ja) メモリアクセス方法
JPH0719221B2 (ja) 記憶制御方式
JPS6235146B2 (ja)
JPH0368045A (ja) 主記憶制御方式
JPH11110289A (ja) バッファ制御方式