JPS63153910A - レベルシフト回路 - Google Patents
レベルシフト回路Info
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- JPS63153910A JPS63153910A JP61302514A JP30251486A JPS63153910A JP S63153910 A JPS63153910 A JP S63153910A JP 61302514 A JP61302514 A JP 61302514A JP 30251486 A JP30251486 A JP 30251486A JP S63153910 A JPS63153910 A JP S63153910A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/567—Circuits characterised by the use of more than one type of semiconductor device, e.g. BIMOS, composite devices such as IGBT
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路に用いられるレベルシフト回路に関し
、特に出力部の電源電圧が高い場合に用いられる高圧Ｎ
チャン坏ル２重拡散ＭＯＳトランジスタと高圧Ｐ−Ｎ−
Ｐトランジスタを用いたレベルシフト回路に関する。
、特に出力部の電源電圧が高い場合に用いられる高圧Ｎ
チャン坏ル２重拡散ＭＯＳトランジスタと高圧Ｐ−Ｎ−
Ｐトランジスタを用いたレベルシフト回路に関する。
従来、この柚の回路は第３図に示す構成をとる事が一般
的である。すなわちデジタル信号処理を低圧電圧（一般
的には５Ｖ）を電源ライン２に与えた電源を使用して低
圧ＮチャンネルＭＯＳトランジスタ４と低圧Ｐチャンネ
ル間０８トランジスタ６との直列接続を基板とするＣＭ
ＯＳロジック回路によシ行ない、高圧電圧が与えられた
電源ライン３で駆動される高圧出力部には高耐圧が得や
すいＮチャンネル２重拡散トランジスタ８と、その相補
的なＰ−Ｎ−１’トランジスタ９とで構成し、Ｐ−Ｎ−
Ｐトランジスタ９のコレクタに負荷１０の１端子を接続
し他端子を接地電源ライン１１に接続する。この回路は
高圧Ｎチャンネル２重拡散トランジスタ８のゲートが低
圧ｎチャンネルＭＯ８トランジスタ４と低圧ｐチャンネ
ルＭＯＳトランジスタロとによシ構成される低圧ＣＭＯ
Ｓインバーターによシ低圧電源レベル（例えば５．Ｖ）
に駆動されると高圧Ｎチャンネル２重拡散トランジスタ
８はＯＮし高圧Ｐ−Ｎ−Ｐトランジスタ９のベースを飽
和状態に駆動して高圧Ｐ−Ｎ−Ｐトランジスタ９のコレ
クタの電位を高圧電源電圧まで引き上げる。又高圧Ｎチ
ャンネル２重拡散トランジスタ８はゲートがＣＭＯＳイ
ンバータによシ接地電位例えばＯｖに駆動されるとＯＦ
Ｆ ｊ、コレクタ電位はＱＶとなる。ＣＭＯＳロジック
部の低圧信号出力は低圧ＣＭＯＳインバータの入力１３
に人力される。この様にして低圧ロジック部の信号（例
えば５ｖ、Ｏｖ）が高圧電源電圧レベルの信号（高圧電
源電圧、Ｏｖ）にレベルシフトされる。
的である。すなわちデジタル信号処理を低圧電圧（一般
的には５Ｖ）を電源ライン２に与えた電源を使用して低
圧ＮチャンネルＭＯＳトランジスタ４と低圧Ｐチャンネ
ル間０８トランジスタ６との直列接続を基板とするＣＭ
ＯＳロジック回路によシ行ない、高圧電圧が与えられた
電源ライン３で駆動される高圧出力部には高耐圧が得や
すいＮチャンネル２重拡散トランジスタ８と、その相補
的なＰ−Ｎ−１’トランジスタ９とで構成し、Ｐ−Ｎ−
Ｐトランジスタ９のコレクタに負荷１０の１端子を接続
し他端子を接地電源ライン１１に接続する。この回路は
高圧Ｎチャンネル２重拡散トランジスタ８のゲートが低
圧ｎチャンネルＭＯ８トランジスタ４と低圧ｐチャンネ
ルＭＯＳトランジスタロとによシ構成される低圧ＣＭＯ
Ｓインバーターによシ低圧電源レベル（例えば５．Ｖ）
に駆動されると高圧Ｎチャンネル２重拡散トランジスタ
８はＯＮし高圧Ｐ−Ｎ−Ｐトランジスタ９のベースを飽
和状態に駆動して高圧Ｐ−Ｎ−Ｐトランジスタ９のコレ
クタの電位を高圧電源電圧まで引き上げる。又高圧Ｎチ
ャンネル２重拡散トランジスタ８はゲートがＣＭＯＳイ
ンバータによシ接地電位例えばＯｖに駆動されるとＯＦ
Ｆ ｊ、コレクタ電位はＱＶとなる。ＣＭＯＳロジック
部の低圧信号出力は低圧ＣＭＯＳインバータの入力１３
に人力される。この様にして低圧ロジック部の信号（例
えば５ｖ、Ｏｖ）が高圧電源電圧レベルの信号（高圧電
源電圧、Ｏｖ）にレベルシフトされる。
上述した従来のレベルシフト回路において消費電力は高
圧Ｎチャンネル２重拡散トランジスタ８のドレイン電流
によるものが大きな割合を占め、特に高圧電源電圧が高
くなるに従いこの割合が増大する傾向を有するので高圧
集積回路の設計に際し、このドレイン電流を回路動作必
要にして十分な値にＶ」御する事が重要な意味を持って
くる。
圧Ｎチャンネル２重拡散トランジスタ８のドレイン電流
によるものが大きな割合を占め、特に高圧電源電圧が高
くなるに従いこの割合が増大する傾向を有するので高圧
集積回路の設計に際し、このドレイン電流を回路動作必
要にして十分な値にＶ」御する事が重要な意味を持って
くる。
この制御はトランジスタ８が２重拡散構造であるため低
圧ＣＭＯＳロジック部で用いる通常の構造の如く、チャ
ンネル幅とチャンネル長の比で自由に設定できない。こ
れは、２重拡散トランジスタ８のチャンネル長がウェハ
ープロセスの熱処理時間により決定されているため、他
の用途に使用している２重拡散トランジスタ等の特性を
変えずにレベルシフト部のトランジスタの特性だけを任
意に変化させる事ができない事による。以上の理由によ
り、２重拡散トランジスタ８のドレイン電流はゲート暢
のみにより制御する事になる。しかしこれはウェハープ
ロセスで用いているホトリソグラフィの最小パターン等
による限界があり、必要以上に流れてしまう場合が多い
。
圧ＣＭＯＳロジック部で用いる通常の構造の如く、チャ
ンネル幅とチャンネル長の比で自由に設定できない。こ
れは、２重拡散トランジスタ８のチャンネル長がウェハ
ープロセスの熱処理時間により決定されているため、他
の用途に使用している２重拡散トランジスタ等の特性を
変えずにレベルシフト部のトランジスタの特性だけを任
意に変化させる事ができない事による。以上の理由によ
り、２重拡散トランジスタ８のドレイン電流はゲート暢
のみにより制御する事になる。しかしこれはウェハープ
ロセスで用いているホトリソグラフィの最小パターン等
による限界があり、必要以上に流れてしまう場合が多い
。
本発明の目的はホトリングラフィの最小パターン等にか
かわりなく、高圧Ｎチャンネル二重拡散トランジスタの
ドレイン電流を精度良く、必要にして十分な、小さな値
に設定でき、消費電力を小さくしたレベルシフト回路を
得ることにある。
かわりなく、高圧Ｎチャンネル二重拡散トランジスタの
ドレイン電流を精度良く、必要にして十分な、小さな値
に設定でき、消費電力を小さくしたレベルシフト回路を
得ることにある。
本発明のレベルシフト回路は、ソースが低圧の電源回路
の高電位電源に接続され、ケートに所定の条件で低圧電
源電圧（通常５Ｖ）が印加される低圧ｐチヤンネルＭ
ＯＳ トランジスタと、ソースが接地電位に接続されか
つケートとドレインが短絡されて、前記低圧ｐチヤンネ
ルＭＯＳトランジスタのドレインに接続されている第１
のＮチャンネル高圧２重拡散トランジスタと、この第１
のＮチャンネル高圧２重拡散トランジスタと金璋同じ構
造で、ソースは接地電位に接続されゲートは第１のＮチ
ャンネル高圧２重拡散トランジスタのゲートとドレイン
に接続されている第２のＮチャンネル高圧２重拡散トラ
ンジスタと、エミッタが高電圧電源回路の高電位電源に
接続され、ベースが第２のＮチャンネル高圧２重拡散ト
ランジスタのドレインに接続され、コレクタが負荷に接
続されている高圧Ｐ−Ｎ−１’トランジスタと第１のＮ
チャンネル高圧２重拡散トランジスタのゲートとドレイ
ンの接続点を接地電位に対して短絡又は開放とするスイ
ッチを有している。
の高電位電源に接続され、ケートに所定の条件で低圧電
源電圧（通常５Ｖ）が印加される低圧ｐチヤンネルＭ
ＯＳ トランジスタと、ソースが接地電位に接続されか
つケートとドレインが短絡されて、前記低圧ｐチヤンネ
ルＭＯＳトランジスタのドレインに接続されている第１
のＮチャンネル高圧２重拡散トランジスタと、この第１
のＮチャンネル高圧２重拡散トランジスタと金璋同じ構
造で、ソースは接地電位に接続されゲートは第１のＮチ
ャンネル高圧２重拡散トランジスタのゲートとドレイン
に接続されている第２のＮチャンネル高圧２重拡散トラ
ンジスタと、エミッタが高電圧電源回路の高電位電源に
接続され、ベースが第２のＮチャンネル高圧２重拡散ト
ランジスタのドレインに接続され、コレクタが負荷に接
続されている高圧Ｐ−Ｎ−１’トランジスタと第１のＮ
チャンネル高圧２重拡散トランジスタのゲートとドレイ
ンの接続点を接地電位に対して短絡又は開放とするスイ
ッチを有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実結例の回路図である。低圧ｐチヤ
ンネルＭＯＳトランジスタロのゲート１２はＣＭＯＳロ
ジック部に接続されていて、所定の条件で低圧の筒電位
電諒電圧か接地電位が印加される。この低圧Ｐチャンネ
ルＭＯＳトランジスタ６は、２重拡散構造ではな（ＭＯ
８構造であるのでＯＮ抵抗をチャンネル長とチャンネル
幅の比により容易に可変できる。この低圧Ｐチャンネル
ＭＯＳトランジスタ６のＯＮ抵抗で主として決定さｎた
電流がゲートとドレインを短絡さねた高圧Ｎチャンネル
２′Ｎ拡散トランジスタ７に流れ込み、高圧Ｎチャンネ
ルトランジスタ８のゲート・ドレイン電圧を発生する。
ンネルＭＯＳトランジスタロのゲート１２はＣＭＯＳロ
ジック部に接続されていて、所定の条件で低圧の筒電位
電諒電圧か接地電位が印加される。この低圧Ｐチャンネ
ルＭＯＳトランジスタ６は、２重拡散構造ではな（ＭＯ
８構造であるのでＯＮ抵抗をチャンネル長とチャンネル
幅の比により容易に可変できる。この低圧Ｐチャンネル
ＭＯＳトランジスタ６のＯＮ抵抗で主として決定さｎた
電流がゲートとドレインを短絡さねた高圧Ｎチャンネル
２′Ｎ拡散トランジスタ７に流れ込み、高圧Ｎチャンネ
ルトランジスタ８のゲート・ドレイン電圧を発生する。
高圧Ｎチャンネル２重拡散トランジスタ８は高圧Ｎチャ
ンネル２重拡散トランジスタ７と全く同じ構造を持った
トランジスタであるため、もし同一のチャンネル幅であ
れば、高圧Ｎチャンネル２重拡散トランジスタ７に流れ
るのと同じドレイン電流を流すゲート電圧が、高圧Ｎチ
ャンネル２重拡散トランジスタ８のゲートに印加される
事になる。７のドレイン電流は主として低圧Ｐチャンネ
ルＭＯＳトランジスタロによυ決定されるため、ホトリ
ソグラフィの最小値によらない小さな値に設定でき、こ
れによシ高圧Ｎチャンネル２重拡散トランジスタ８のド
レイン電流も高圧Ｎチャンネル２重拡散トランジスタ７
のそれと則し小さな値に設定できる。又高圧Ｎチャンネ
ル２重拡散トランジスタ７と８のチャンネル幅が異なる
場合は、チャンネル幅の比により決まるドレイン電流値
に設定される。
ンネル２重拡散トランジスタ７と全く同じ構造を持った
トランジスタであるため、もし同一のチャンネル幅であ
れば、高圧Ｎチャンネル２重拡散トランジスタ７に流れ
るのと同じドレイン電流を流すゲート電圧が、高圧Ｎチ
ャンネル２重拡散トランジスタ８のゲートに印加される
事になる。７のドレイン電流は主として低圧Ｐチャンネ
ルＭＯＳトランジスタロによυ決定されるため、ホトリ
ソグラフィの最小値によらない小さな値に設定でき、こ
れによシ高圧Ｎチャンネル２重拡散トランジスタ８のド
レイン電流も高圧Ｎチャンネル２重拡散トランジスタ７
のそれと則し小さな値に設定できる。又高圧Ｎチャンネ
ル２重拡散トランジスタ７と８のチャンネル幅が異なる
場合は、チャンネル幅の比により決まるドレイン電流値
に設定される。
低圧ＰチャンネルＭＯＳトランジスタロのチャンネル幅
とチャンネル長の比が主として高圧Ｎチャンネル２重拡
散トランジスタ７と８のドレイン電流を決める事になる
が、低圧ＰチャンネルＭＯＳトランジスタ６はＭＯ８型
電界効果トランジスタであるのでそのチャンネル幅とチ
ャンネル長の比は非常に精度よく設定できるので、高圧
Ｎチャンネル２重拡散トランジスタ８のドレイン＊流も
非常に精度良く設定される事になる。
とチャンネル長の比が主として高圧Ｎチャンネル２重拡
散トランジスタ７と８のドレイン電流を決める事になる
が、低圧ＰチャンネルＭＯＳトランジスタ６はＭＯ８型
電界効果トランジスタであるのでそのチャンネル幅とチ
ャンネル長の比は非常に精度よく設定できるので、高圧
Ｎチャンネル２重拡散トランジスタ８のドレイン＊流も
非常に精度良く設定される事になる。
低圧ＮチャンネルＭＯＳトランジスタ４は、高圧Ｎチャ
ンネル２重拡散トランジスタ７のゲートとドレインの共
通接続点と接地電位１１との間のスイッチで低圧Ｐチャ
ンネルＭＯＳトランジスタ６がＯＮの時には０ＦＦＬ、
低圧ＰチャンネルＭＯＳトランジスタロがＯＦＦの時に
はＯＮする様にゲート電位を印加される様になっており
、低圧ＰチャンネルＭＵＳトランジスタロがＯＦＦの時
に２つの高圧Ｎチャンネル２重拡散トランジスタ７．８
のゲートに接地電流を印加する機能を持っている。
ンネル２重拡散トランジスタ７のゲートとドレインの共
通接続点と接地電位１１との間のスイッチで低圧Ｐチャ
ンネルＭＯＳトランジスタ６がＯＮの時には０ＦＦＬ、
低圧ＰチャンネルＭＯＳトランジスタロがＯＦＦの時に
はＯＮする様にゲート電位を印加される様になっており
、低圧ＰチャンネルＭＵＳトランジスタロがＯＦＦの時
に２つの高圧Ｎチャンネル２重拡散トランジスタ７．８
のゲートに接地電流を印加する機能を持っている。
第２図は本発明の他の実施例の回路図であり、第１図に
示した低圧ＮチャンネルＭＯＳトランジスタ４を、低圧
ＮチャンネルＭＯＳトランジスタ４と低圧Ｐチャンネル
ＭＯＳトランジスタ１４を組合わせたトランスファーゲ
ートで置換えた回路である。この実施例でも同様の効果
を十分発揮できる。
示した低圧ＮチャンネルＭＯＳトランジスタ４を、低圧
ＮチャンネルＭＯＳトランジスタ４と低圧Ｐチャンネル
ＭＯＳトランジスタ１４を組合わせたトランスファーゲ
ートで置換えた回路である。この実施例でも同様の効果
を十分発揮できる。
以上説明した様に、本発明はレベルシフトに必要なＮチ
ャンネル高圧２重拡散トランジスタのドレイン電流値を
このトランジスタのホトリソグラフィーの最小値で制限
されるゲート幅の最小値で決まる値よシ小さくできるた
め、レベルシフト回路での消費電力を精度よく必要にし
て十分な値に調節する事ができる効果を壱している。加
えて、この回路では、Ｎチャンネル高圧２重拡散トラン
ジスタのドレイン電流値が主としてそのゲートに接地電
位と、低圧電源の高電位が印加される低圧Ｐチャンネル
ＭＯＳトランジスタによ多決定されるので、Ｎチャンネ
ル高圧２重拡散トランジスタのスレッシェホールド電圧
（ＶＴ）のウェハー内。
ャンネル高圧２重拡散トランジスタのドレイン電流値を
このトランジスタのホトリソグラフィーの最小値で制限
されるゲート幅の最小値で決まる値よシ小さくできるた
め、レベルシフト回路での消費電力を精度よく必要にし
て十分な値に調節する事ができる効果を壱している。加
えて、この回路では、Ｎチャンネル高圧２重拡散トラン
ジスタのドレイン電流値が主としてそのゲートに接地電
位と、低圧電源の高電位が印加される低圧Ｐチャンネル
ＭＯＳトランジスタによ多決定されるので、Ｎチャンネ
ル高圧２重拡散トランジスタのスレッシェホールド電圧
（ＶＴ）のウェハー内。
ウェハー間、拡散ロフト間のバラツキにほとんど影響さ
れない、安定したＮチャンネル高圧２重拡散トランジス
タのドレイン電流を実現でき品質を安定させられる利点
を有している。
れない、安定したＮチャンネル高圧２重拡散トランジス
タのドレイン電流を実現でき品質を安定させられる利点
を有している。
第１図は本発明の一実施例によるレベルシフト回路の回
路図である。第２図は本発明の他の実施例によるレベル
シフト回路の回路図である。第３図は従来のレベルシフ
ト回路を示す回路図である。 １・・・・・・低圧ＮチャンネルＭＯＳトランジスタの
ゲート、２・・・・・・低圧電源の高電位電源ツイン、
３・・・・・・高圧ｉ源の高電位電源ライン、４・・・
・・・低圧ＮチャンネルＭＯＳトランジスタ、６．１４
・・・・・・低圧ＰチャンネルＭＯ８１１ンジスタ、７
．８・・・・・・高圧Ｎチャンネル２重拡散トランジス
タ、９・・・・・・高圧Ｐ−Ｎ−Ｐトランジスタ、１０
・・・・・・負Ｌｉｌ・・・・・・接地電源ライン、１
２・・・・・・低圧Ｐ−Ｎ−Ｐトランジスタのゲート、
１３・・・・・・０ＭＯ８インバータの入力。 代理人 弁理士 内 原 晋、＋゛ｊ：’ ＋”
１〜）■３図
路図である。第２図は本発明の他の実施例によるレベル
シフト回路の回路図である。第３図は従来のレベルシフ
ト回路を示す回路図である。 １・・・・・・低圧ＮチャンネルＭＯＳトランジスタの
ゲート、２・・・・・・低圧電源の高電位電源ツイン、
３・・・・・・高圧ｉ源の高電位電源ライン、４・・・
・・・低圧ＮチャンネルＭＯＳトランジスタ、６．１４
・・・・・・低圧ＰチャンネルＭＯ８１１ンジスタ、７
．８・・・・・・高圧Ｎチャンネル２重拡散トランジス
タ、９・・・・・・高圧Ｐ−Ｎ−Ｐトランジスタ、１０
・・・・・・負Ｌｉｌ・・・・・・接地電源ライン、１
２・・・・・・低圧Ｐ−Ｎ−Ｐトランジスタのゲート、
１３・・・・・・０ＭＯ８インバータの入力。 代理人 弁理士 内 原 晋、＋゛ｊ：’ ＋”
１〜）■３図
Claims (1)
- 低圧電源で駆動される第１の回路の出力を高圧電源の信
号レベルに変換するレベルシフト回路において、ソース
は低圧の電源回路の高電位電源に接続された低圧Ｐチャ
ンネルＭＯＳトランジスタと、ソースが接地電位に接続
されかつゲートとドレインが短絡されて、前記低圧Ｐチ
ャンネルＭＯＳトランジスタのドレインに接続されてい
る第１のＮチャンネル高圧２重拡散トランジスタとこの
第１のＮチャンネル高圧２重拡散トランジスタのゲート
とドレインがこの第１のＮチャンネル高圧２重拡散トラ
ンジスタと全く同じ構造を有する第２のＮチャンネル高
圧２重拡散トランジスタのゲートに接続されている該第
２のＮチャンネル高圧２重拡散トランジスタのソースは
接地電位に接続されドレインは高圧Ｐ−Ｎ−Ｐトランジ
スタのベースに接続され、この高圧ｐ−ｎ−ｐトランジ
スタのエミッタが高圧電源ラインに、コレクタが負荷に
接続されていて、かつ前記第１の高圧Ｎチャンネル２重
拡散トランジスタのゲート・ドレインの接続点が接地電
位に対して短絡又は開放となるスイッチを有し、かつ前
記低圧ＰチャンネルＭＯＳトランジスタのゲートに、所
定の条件で低圧電源電圧が印加されることを特徴とする
レベルシフト回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61302514A JPS63153910A (ja) | 1986-12-17 | 1986-12-17 | レベルシフト回路 |
| US07/134,280 US4859878A (en) | 1986-12-17 | 1987-12-17 | Bi-MOS levelshift circuit capable of controlling power consumption |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61302514A JPS63153910A (ja) | 1986-12-17 | 1986-12-17 | レベルシフト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63153910A true JPS63153910A (ja) | 1988-06-27 |
Family
ID=17909880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61302514A Pending JPS63153910A (ja) | 1986-12-17 | 1986-12-17 | レベルシフト回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4859878A (ja) |
| JP (1) | JPS63153910A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6008687A (en) * | 1988-08-29 | 1999-12-28 | Hitachi, Ltd. | Switching circuit and display device using the same |
| US5280200A (en) * | 1989-04-10 | 1994-01-18 | Tarng Min M | Pipelined buffer for analog signal and power supply |
| US5341042A (en) * | 1992-08-10 | 1994-08-23 | International Business Machines Corporation | Low voltage, cascoded NTL based BiCMOS circuit |
| US5446300A (en) * | 1992-11-04 | 1995-08-29 | North American Philips Corporation | Semiconductor device configuration with multiple HV-LDMOS transistors and a floating well circuit |
| EP0621693B1 (en) * | 1993-04-19 | 1998-07-01 | Koninklijke Philips Electronics N.V. | BiCMOS output driver circuit |
| DE69434183D1 (de) * | 1993-10-22 | 2005-01-20 | Zetex Plc | MOS/bipolar Anordnung |
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