JP2914978B2 - 半導体回路 - Google Patents
半導体回路Info
- Publication number
- JP2914978B2 JP2914978B2 JP63089062A JP8906288A JP2914978B2 JP 2914978 B2 JP2914978 B2 JP 2914978B2 JP 63089062 A JP63089062 A JP 63089062A JP 8906288 A JP8906288 A JP 8906288A JP 2914978 B2 JP2914978 B2 JP 2914978B2
- Authority
- JP
- Japan
- Prior art keywords
- current
- circuit
- mos transistor
- gate
- value setting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Electronic Switches (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体回路、特に差動増幅回路の電流源に関
するものであり、半導体回路に供給する動作電流を回路
動作に応じて変化させることにより、低消費電力で高速
動作を可能にした半導体回路に関するものである。
するものであり、半導体回路に供給する動作電流を回路
動作に応じて変化させることにより、低消費電力で高速
動作を可能にした半導体回路に関するものである。
従来、バイポーラトランジスタを含む論理回路とし
て、例えばカレントスイツチ回路（CML回路）、すなわ
ちエミツタ電流を切換えてコレクタ電圧を変化させる回
路があるが、この回路では飽和形スイツチ回路の欠点で
ある動作速度の低下を避けるために、バイポーラトラン
ジスタを非飽和領域で動作させている。しかし、回路に
一定電流を常に流しておくため、動作速度は速いが、消
費電力が多いという問題がある。そこで、消費電力を低
減させるために、動作期間と待機期間で消費電流を切り
換える回路方式が提案されている（例えば、特公昭53−
3219号公報参照）。
て、例えばカレントスイツチ回路（CML回路）、すなわ
ちエミツタ電流を切換えてコレクタ電圧を変化させる回
路があるが、この回路では飽和形スイツチ回路の欠点で
ある動作速度の低下を避けるために、バイポーラトラン
ジスタを非飽和領域で動作させている。しかし、回路に
一定電流を常に流しておくため、動作速度は速いが、消
費電力が多いという問題がある。そこで、消費電力を低
減させるために、動作期間と待機期間で消費電流を切り
換える回路方式が提案されている（例えば、特公昭53−
3219号公報参照）。
第11図は、従来の上記公報に記載された回路を示す図
である。この回路では、電流制御信号φ１を用いて、カ
レントスイツチ回路Q1,Q2とエミツタフオロワ回路Q4,Q5
の電流源Q3,Q6,Q7を制御する。I1,I2は入力信号、O,
は出力信号である。電流制御信号φ１の電位が高レベル
の時、バイポーラトランジスタQ3,Q6,Q7と抵抗R3,R4,R5
で形成された３個の電流源に所定の電流を流し、一方、
電流制御信号φ１が低レベルの時には、３個の電流源を
オフにする。このようにして、この回路は、動作期間
（つまり、φが高レベル）のみ電流を消費し、待機期間
（つまり、φ１が低レベル）には電流消費をゼロにする
ことができるので、消費電力を減少させることができ
る。このような電流制御方法は、メモリLSIあるいは論
理LSIの低電力化に有効である。ここで、電流制御信号
φ１は、外部からの直接入力信号か、あるいはこれを用
いて内部回路（BINV1）で発生した信号である。
である。この回路では、電流制御信号φ１を用いて、カ
レントスイツチ回路Q1,Q2とエミツタフオロワ回路Q4,Q5
の電流源Q3,Q6,Q7を制御する。I1,I2は入力信号、O,
は出力信号である。電流制御信号φ１の電位が高レベル
の時、バイポーラトランジスタQ3,Q6,Q7と抵抗R3,R4,R5
で形成された３個の電流源に所定の電流を流し、一方、
電流制御信号φ１が低レベルの時には、３個の電流源を
オフにする。このようにして、この回路は、動作期間
（つまり、φが高レベル）のみ電流を消費し、待機期間
（つまり、φ１が低レベル）には電流消費をゼロにする
ことができるので、消費電力を減少させることができ
る。このような電流制御方法は、メモリLSIあるいは論
理LSIの低電力化に有効である。ここで、電流制御信号
φ１は、外部からの直接入力信号か、あるいはこれを用
いて内部回路（BINV1）で発生した信号である。
上記従来技術はφ１の電位でオン電流を決め、また電
流オフを確実とするため、VCCの変化に依らずφ１の高
低電位をGNDを基準とした一定電位に設定しなければな
らないが、これをバイポーラ回路のみで実現することは
容易なことではない。またQ3,Q6,Q7の飽和を避けるた
め、その高電位を余り高くはできない。しかし通常φ１
は多数の定電流源を同時に駆動するため大きな負荷容量
がつくので、φ１のパルス波形にオーバーシユートやリ
ンギングを生じやすく、このことが負荷回路群の電流値
や出力波形0,に影響を及ぼす。以上の理由からこのパ
ルス電流源方式では負荷回路の電流安定性に問題があつ
た。
流オフを確実とするため、VCCの変化に依らずφ１の高
低電位をGNDを基準とした一定電位に設定しなければな
らないが、これをバイポーラ回路のみで実現することは
容易なことではない。またQ3,Q6,Q7の飽和を避けるた
め、その高電位を余り高くはできない。しかし通常φ１
は多数の定電流源を同時に駆動するため大きな負荷容量
がつくので、φ１のパルス波形にオーバーシユートやリ
ンギングを生じやすく、このことが負荷回路群の電流値
や出力波形0,に影響を及ぼす。以上の理由からこのパ
ルス電流源方式では負荷回路の電流安定性に問題があつ
た。
本発明の目的は、動作電流が安定で、構成の簡単な、
電流スイツチ機能付電流源を提供することにある。
電流スイツチ機能付電流源を提供することにある。
〔課題を解決するための手段〕 本発明によれば、半導体回路の電流源は、上記半導体
回路に供給する電流の値を設定する電流値設定用素子
と、上記半導体回路に供給する電流を制御するスイッチ
用MOSトランジスタとを有し、電流値設定用素子とスイ
ッチ用MOSトランジスタとを直列に接続する構成とされ
る。
回路に供給する電流の値を設定する電流値設定用素子
と、上記半導体回路に供給する電流を制御するスイッチ
用MOSトランジスタとを有し、電流値設定用素子とスイ
ッチ用MOSトランジスタとを直列に接続する構成とされ
る。
また本発明によれば、上記電流源は、上記半導体回路
に供給する電流の値よりも小さな微小電流の値を設定す
る第２の電流値設定用素子と、上記半導体回路に供給す
る微小電流を制御する第２のスイッチ用MOSトランジス
タとを直列に接続した構造からなる第２の電流供給手段
を設け、第２の電流供給手段は、上記半導体回路に供給
する電流を制御するスイッチ用MOSトランジスタがオン
する前に上記半導体回路に微小電流を供給する構成とさ
れる。
に供給する電流の値よりも小さな微小電流の値を設定す
る第２の電流値設定用素子と、上記半導体回路に供給す
る微小電流を制御する第２のスイッチ用MOSトランジス
タとを直列に接続した構造からなる第２の電流供給手段
を設け、第２の電流供給手段は、上記半導体回路に供給
する電流を制御するスイッチ用MOSトランジスタがオン
する前に上記半導体回路に微小電流を供給する構成とさ
れる。
また本発明によれば、上記電流源は、特に差動増幅回
路の電流源として有効な構成とされる。
路の電流源として有効な構成とされる。
また本発明によれば、上記電流源は、電流値設定用素
子をMOSトランジスタで構成し、スイッチ用MOSトランジ
スタのゲート面積を電流値設定用素子を構成するMOSト
ランジスタのゲート面積よりも小さく設定する構成とさ
れる。
子をMOSトランジスタで構成し、スイッチ用MOSトランジ
スタのゲート面積を電流値設定用素子を構成するMOSト
ランジスタのゲート面積よりも小さく設定する構成とさ
れる。
また本発明によれば、上記電流源は、電流値設定用素
子をMOSトランジスタで構成し、スイッチ用MOSトランジ
スタのゲート幅／ゲート長の値を電流値設定用素子を構
成するMOSトランジスタのゲート幅／ゲート長の値より
も大きく設定する構成とされる。
子をMOSトランジスタで構成し、スイッチ用MOSトランジ
スタのゲート幅／ゲート長の値を電流値設定用素子を構
成するMOSトランジスタのゲート幅／ゲート長の値より
も大きく設定する構成とされる。
また本発明によれば、上記電流源は、スイッチ用MOS
トランジスタのオンオフを制御する信号を発生する信号
発生手段と、上記電流値設定用素子に印加する一定電圧
をスイッチ用MOSトランジスタのオンオフによらず発生
する電圧発生手段を有する構成とされる。
トランジスタのオンオフを制御する信号を発生する信号
発生手段と、上記電流値設定用素子に印加する一定電圧
をスイッチ用MOSトランジスタのオンオフによらず発生
する電圧発生手段を有する構成とされる。
また本発明によれば、上記電圧発生手段は少なくとも
１つのMOSトランジスタを有し、電流値設定用素子を構
成するMOSトランジスタのゲートと上記MOSトランジスタ
のゲートを共通に接続し、MOSトランジスタのゲート幅
と電流値設定用素子を構成するMOSトランジスタのゲー
ト幅の比を所定の電流比となるように設定する構成とさ
れる。
１つのMOSトランジスタを有し、電流値設定用素子を構
成するMOSトランジスタのゲートと上記MOSトランジスタ
のゲートを共通に接続し、MOSトランジスタのゲート幅
と電流値設定用素子を構成するMOSトランジスタのゲー
ト幅の比を所定の電流比となるように設定する構成とさ
れる。
上記の電流源は、電流値設定用素子とスイッチ用MOS
トランジスタを直列に接続する構成としているので、機
能に応じて各々の素子を最適化することができ、半導体
回路に安定した電流を供給することが可能となる。
トランジスタを直列に接続する構成としているので、機
能に応じて各々の素子を最適化することができ、半導体
回路に安定した電流を供給することが可能となる。
また第２の電流供給手段を設けることにより、半導体
回路の待機時にも微小電流を供給することになるので、
半導体回路を待機時から動作時に切り換えたときの回路
動作を高速に行なうことが可能となる。
回路の待機時にも微小電流を供給することになるので、
半導体回路を待機時から動作時に切り換えたときの回路
動作を高速に行なうことが可能となる。
また本発明における電流源の構造は、特に差動増幅回
路に安定した電流を供給するうえで有効である。
路に安定した電流を供給するうえで有効である。
またスイッチ用MOSトランジスタのゲート面積を電流
値設定用素子を機能するMOSトランジスタのゲート面積
よりも小さくすることにより、スイッチ用MOSトランジ
スタの負荷容量を小さくすることができ、スイッチ用MO
Sトランジスタのスイッチ動作を高速で行なうことが可
能となる。
値設定用素子を機能するMOSトランジスタのゲート面積
よりも小さくすることにより、スイッチ用MOSトランジ
スタの負荷容量を小さくすることができ、スイッチ用MO
Sトランジスタのスイッチ動作を高速で行なうことが可
能となる。
またスイッチ用MOSトランジスタのゲート幅／ゲート
長の値を、電流値設定用素子を構成するMOSトランジス
タのゲート幅／ゲート長の値よりも大きくすることによ
り、スイッチ用MOSトランジスタのオン抵抗が小さくな
るので、電流値設定用素子を構成するMOSトランジスタ
から見ればスイッチ用MOSトランジスタは単なるスイッ
チ素子とみなすことができ、半導体回路に供給する電流
の値を電流値設定用素子で設定することが可能となる。
長の値を、電流値設定用素子を構成するMOSトランジス
タのゲート幅／ゲート長の値よりも大きくすることによ
り、スイッチ用MOSトランジスタのオン抵抗が小さくな
るので、電流値設定用素子を構成するMOSトランジスタ
から見ればスイッチ用MOSトランジスタは単なるスイッ
チ素子とみなすことができ、半導体回路に供給する電流
の値を電流値設定用素子で設定することが可能となる。
また本発明における電流源は、スイッチ用MOSトラン
ジスタのオンオフを制御する信号を発生する信号発生手
段と、電流値設定用素子に印加する一定電圧をスイッチ
用MOSトランジスタのオンオフによらず発生する電圧発
生手段をを設けることにより、スイッチ用MOSトランジ
スタのオンオフによって、電流値設定用素子を制御する
ことになるので、電流値設定用素子はオンオフを制御す
る必要はなく、電圧発生手段により一定電圧を印加する
だけで足りる。
ジスタのオンオフを制御する信号を発生する信号発生手
段と、電流値設定用素子に印加する一定電圧をスイッチ
用MOSトランジスタのオンオフによらず発生する電圧発
生手段をを設けることにより、スイッチ用MOSトランジ
スタのオンオフによって、電流値設定用素子を制御する
ことになるので、電流値設定用素子はオンオフを制御す
る必要はなく、電圧発生手段により一定電圧を印加する
だけで足りる。
また電圧発生手段をMOSトランジスタを有する構成と
し、MOSトランジスタのゲートと電流値設定用素子を構
成するMOSトランジスタのゲートを共通に接続し、ゲー
ト比を所定の電流比となるように設定することにより、
ゲートの寸法にばらつきが生じても電流比が一定の電流
を供給することが可能となる。
し、MOSトランジスタのゲートと電流値設定用素子を構
成するMOSトランジスタのゲートを共通に接続し、ゲー
ト比を所定の電流比となるように設定することにより、
ゲートの寸法にばらつきが生じても電流比が一定の電流
を供給することが可能となる。
以下、本発明を実施例を用いて詳細に説明する。
第１図は本発明の第１の実施例であり、電流源をスイ
ツチ用MOSトランジスタM1,M2,M3と電流値設定用MOSトラ
ンジスタM4,M5,M6で構成する。このM1,M2,M3のゲートを
φ１で制御する。φ１が高電位の時M1,M2,M3をオンさ
せ、φ１が低電位の時オフさせる。これらのMOSのオン
抵抗ronは非飽和状態なので と表わされる。φ１の高電位を高くし、W/Lを大きくす
れば、通常の動作条件（VCC5V）、動作電流1mA程度）
ではronが数10〜数100Ωにでき、M1,M2,M3をM4,M5,M6と
対比すると、単なるスイツチ素子とみなすことができ
る。またφ１の低電位をVTより低くとれば、電流を完全
にゼロにすることができる。
ツチ用MOSトランジスタM1,M2,M3と電流値設定用MOSトラ
ンジスタM4,M5,M6で構成する。このM1,M2,M3のゲートを
φ１で制御する。φ１が高電位の時M1,M2,M3をオンさ
せ、φ１が低電位の時オフさせる。これらのMOSのオン
抵抗ronは非飽和状態なので と表わされる。φ１の高電位を高くし、W/Lを大きくす
れば、通常の動作条件（VCC5V）、動作電流1mA程度）
ではronが数10〜数100Ωにでき、M1,M2,M3をM4,M5,M6と
対比すると、単なるスイツチ素子とみなすことができ
る。またφ１の低電位をVTより低くとれば、電流を完全
にゼロにすることができる。
一方M4,M5,M6は電流が安定となる様MOSを飽和状態（V
DS＞VGS−VT）で動作させる。M4,M5,M6の電流は で表わされ、ドレイン電圧には無関係となる。この電流
はM4,M5,M6のW/LやVTにも依存するが、W,L,VGの絶対値
をばらつきΔW,ΔL,ΔVG,ΔVTに比べ大きくとることに
より、電流精度を高めることができる。この構成では動
作電流はQ1,Q2,Q4,Q5のエミツタ電位には依存しない。
この構成の利点は、M1,M2,M3のスイツチとして動作する
ためこれらには加工技術で許される最小のＬを用い、φ
１から見た負荷容量を下げられる点である。もしM4,M5,
M6がなく、M1,M2,M3だけでスイツチと電流値設定を同時
に行なおうとすると、駆動パルスφ１の高電位をGNDを
基準として高精度に設定すると共に、M1,M2,M3のＬやＷ
の寸法は電流値や加工ばらつきの観点から大きくする必
要が生じる。このことはφ１から見たM1,M2,M3のゲート
容量を増大させ、φ１の遅延時間やφ１発生回路の消費
電力を増大させる。以上述べた様に第１図の構成ではφ
１の高速化と、動作電流の高精度化を同時に達成でき
る。
DS＞VGS−VT）で動作させる。M4,M5,M6の電流は で表わされ、ドレイン電圧には無関係となる。この電流
はM4,M5,M6のW/LやVTにも依存するが、W,L,VGの絶対値
をばらつきΔW,ΔL,ΔVG,ΔVTに比べ大きくとることに
より、電流精度を高めることができる。この構成では動
作電流はQ1,Q2,Q4,Q5のエミツタ電位には依存しない。
この構成の利点は、M1,M2,M3のスイツチとして動作する
ためこれらには加工技術で許される最小のＬを用い、φ
１から見た負荷容量を下げられる点である。もしM4,M5,
M6がなく、M1,M2,M3だけでスイツチと電流値設定を同時
に行なおうとすると、駆動パルスφ１の高電位をGNDを
基準として高精度に設定すると共に、M1,M2,M3のＬやＷ
の寸法は電流値や加工ばらつきの観点から大きくする必
要が生じる。このことはφ１から見たM1,M2,M3のゲート
容量を増大させ、φ１の遅延時間やφ１発生回路の消費
電力を増大させる。以上述べた様に第１図の構成ではφ
１の高速化と、動作電流の高精度化を同時に達成でき
る。
第２図に示す実施例の特徴は、第１図に比べ待機時に
も電流を完全にゼロにはせず微少電流を流すことであ
る。待機時は▲▼が高電位となりM7,M8,M9がオンと
なりM10,M11のW/LとVGで決まる微小電流を流す。こうす
ると動作時にφ１が高電位になつた時、0,の電圧変化
を速めたり、あるいは待機時に0,電位がフローティン
グ状態にならないので後段回路の設計が容易となる。待
機時の0,電位は共に高電位で等しいので、M8,M9のソ
ース側は接続して１ケのMOSM11で引けば良い。微小電流
を流すためのM10,M11のW/Lは動作時の電流を決めるM4,M
5,M6のW/Lより小さく設定する。
も電流を完全にゼロにはせず微少電流を流すことであ
る。待機時は▲▼が高電位となりM7,M8,M9がオンと
なりM10,M11のW/LとVGで決まる微小電流を流す。こうす
ると動作時にφ１が高電位になつた時、0,の電圧変化
を速めたり、あるいは待機時に0,電位がフローティン
グ状態にならないので後段回路の設計が容易となる。待
機時の0,電位は共に高電位で等しいので、M8,M9のソ
ース側は接続して１ケのMOSM11で引けば良い。微小電流
を流すためのM10,M11のW/Lは動作時の電流を決めるM4,M
5,M6のW/Lより小さく設定する。
第１図〜第２図で述べた電流制御パルスφ１あるいは
▲▼の発生方法としては、単に外部からのチツプイ
ネーブル信号▲▼をレベル変換するだけでも良い
が、次に述べる様にパルス幅を変える方法もある。
▲▼の発生方法としては、単に外部からのチツプイ
ネーブル信号▲▼をレベル変換するだけでも良い
が、次に述べる様にパルス幅を変える方法もある。
第３図は第１〜第２図に述べた電流制御パルスφ１あ
るいは▲▼の発生方法の１例である。（ａ）は回路
構成、（ｂ）はタイミング図である。▲▼はチツプ
の動作時、待機時を切換える入力信号で、低電位では動
作時、高電位では待機時と仮定する。（ａ）の様な構成
をとればφ1,▲▼のパルス幅t2と▲▼のパルス
幅t1とは独立に遅延回路（Delay）により設定できる。
この様にその回路にとつて真に必要に期間だけ、動作電
流を流す様にすればさらに平均電流を減らすことができ
る。
るいは▲▼の発生方法の１例である。（ａ）は回路
構成、（ｂ）はタイミング図である。▲▼はチツプ
の動作時、待機時を切換える入力信号で、低電位では動
作時、高電位では待機時と仮定する。（ａ）の様な構成
をとればφ1,▲▼のパルス幅t2と▲▼のパルス
幅t1とは独立に遅延回路（Delay）により設定できる。
この様にその回路にとつて真に必要に期間だけ、動作電
流を流す様にすればさらに平均電流を減らすことができ
る。
第４図は本発明のラツチ回路に適用した例である。第
５図は、その電圧、電流波形の概要である。本回路では
電流と負荷抵抗を連動して切換えている。負荷抵抗はPM
OSで形成し、MP1とMP2は大抵抗（W/Lが小）,MP3とMP4は
小抵抗（W/Lが大）とする。またM3のW/LはM4のW/Lより
大きくとり、M6とM10のW/LもM8,M12のW/Lより大きくと
る。φ1,▲▼，φ２が第５図の様に変化するとφ１
が高電位の期間t2で、入力I1,I2の情報を取込み、0,
に出力を出す。この時、M2はオフであり、Q1,Q2のいず
れか一方から大電流を流し、小さな負荷抵抗との積で決
まる出力振幅を発生する。またエミツタフオロワ電流も
M6,M10で決まる大きな電流が流れるので、この期間は回
路全体が高速に動作する。次にφ２が高電位の期間t3で
は帰還回路が働き、出力0,に応じてQ3,Q4のいずれか
一方がオンする。この期間ではM4で決まる電流は少な
く、MP3,MP4はオフであり、負荷抵抗はMP1,MP2で決まる
ので負荷抵抗値が大きい。しかしこの期間では出力を保
持するだけで良いので、低電流にすることが望ましい。
PMOS負荷に並列に付けたダイオードD1〜D4はQ1〜Q4の飽
和防止と出力振幅一定化に有効である。
５図は、その電圧、電流波形の概要である。本回路では
電流と負荷抵抗を連動して切換えている。負荷抵抗はPM
OSで形成し、MP1とMP2は大抵抗（W/Lが小）,MP3とMP4は
小抵抗（W/Lが大）とする。またM3のW/LはM4のW/Lより
大きくとり、M6とM10のW/LもM8,M12のW/Lより大きくと
る。φ1,▲▼，φ２が第５図の様に変化するとφ１
が高電位の期間t2で、入力I1,I2の情報を取込み、0,
に出力を出す。この時、M2はオフであり、Q1,Q2のいず
れか一方から大電流を流し、小さな負荷抵抗との積で決
まる出力振幅を発生する。またエミツタフオロワ電流も
M6,M10で決まる大きな電流が流れるので、この期間は回
路全体が高速に動作する。次にφ２が高電位の期間t3で
は帰還回路が働き、出力0,に応じてQ3,Q4のいずれか
一方がオンする。この期間ではM4で決まる電流は少な
く、MP3,MP4はオフであり、負荷抵抗はMP1,MP2で決まる
ので負荷抵抗値が大きい。しかしこの期間では出力を保
持するだけで良いので、低電流にすることが望ましい。
PMOS負荷に並列に付けたダイオードD1〜D4はQ1〜Q4の飽
和防止と出力振幅一定化に有効である。
第６図は、BiCMOSメモリのアドレスバツフア回路を想
定したものでありバイポーラカレントスイツチの後段に
BiCMOS形レベル変換回路を付加したものである。D1〜D3
はクランプダイオードであるが、第４図に比べ、ダイオ
ードを１ケ削減している。MP3,M7,M8とMP4,M9,M10の部
分でバイポーラレベル信号（この図では振幅1.6V）をMO
Sレベル信号（振幅Vcc）に変換する。その後BiCMOSドラ
イバによりアドレスバツフア出力Bi,▲▼を発生す
る。MP1,MP2は待機時（φ1:低電位）に後段回路に貫通
電流が生じない様に、ai,▲▼の電位をVCCにつり上
げるためにある。M8,M10はこのレベル変換回路がVCCの
広い変化に対しても安定に動作する様に定電流化を図る
ものである。φ１は前に述べた様に▲▼入力信号を
処理した信号であり、このφ１により多数のアドレスバ
ツフアの電流源を同時にオン，オフすることができる。
この様にバイポーラ差動アンプの出力ai,▲▼でCMO
Sインバータ（MP3,M7,M8とMP4,M9,M10）を駆動する時、
CMOSの貫通電流を少なくかつレベル変換を高速化するた
めに、ai,▲▼の振幅をできるだけ大きく設定する
ので、バイポーラQ1,Q2が飽和しない様にD1〜D3にダイ
オードクランプすることが有用である。
定したものでありバイポーラカレントスイツチの後段に
BiCMOS形レベル変換回路を付加したものである。D1〜D3
はクランプダイオードであるが、第４図に比べ、ダイオ
ードを１ケ削減している。MP3,M7,M8とMP4,M9,M10の部
分でバイポーラレベル信号（この図では振幅1.6V）をMO
Sレベル信号（振幅Vcc）に変換する。その後BiCMOSドラ
イバによりアドレスバツフア出力Bi,▲▼を発生す
る。MP1,MP2は待機時（φ1:低電位）に後段回路に貫通
電流が生じない様に、ai,▲▼の電位をVCCにつり上
げるためにある。M8,M10はこのレベル変換回路がVCCの
広い変化に対しても安定に動作する様に定電流化を図る
ものである。φ１は前に述べた様に▲▼入力信号を
処理した信号であり、このφ１により多数のアドレスバ
ツフアの電流源を同時にオン，オフすることができる。
この様にバイポーラ差動アンプの出力ai,▲▼でCMO
Sインバータ（MP3,M7,M8とMP4,M9,M10）を駆動する時、
CMOSの貫通電流を少なくかつレベル変換を高速化するた
めに、ai,▲▼の振幅をできるだけ大きく設定する
ので、バイポーラQ1,Q2が飽和しない様にD1〜D3にダイ
オードクランプすることが有用である。
次に以上の実施例で述べたMOSの電流制御電圧VGを発
生するのに好適な実施例について述べる。第７図はその
実施例でありいわゆるMOSカレントミラー回路を構成し
ている。本実施例によればMSn1のゲート長、しきい電
圧、ゲート酸化膜厚などの製造条件、あるいは電源、温
度などの使用条件が変動しても、M1〜Mnにはi1のゲート
幅比倍（絶対値はばらつくが比はばらつかない）の電流
を流すことができる。この場合、VGは変動するがM1〜Mn
にはカレントミラーの原理により一定電流が流れる。
生するのに好適な実施例について述べる。第７図はその
実施例でありいわゆるMOSカレントミラー回路を構成し
ている。本実施例によればMSn1のゲート長、しきい電
圧、ゲート酸化膜厚などの製造条件、あるいは電源、温
度などの使用条件が変動しても、M1〜Mnにはi1のゲート
幅比倍（絶対値はばらつくが比はばらつかない）の電流
を流すことができる。この場合、VGは変動するがM1〜Mn
にはカレントミラーの原理により一定電流が流れる。
第８図は、第７図におけるi1供給回路のさらに具体的
な構成である。QS1,RS1,RS2とDS1,DS2で定電流i2（＝V
BE/VS2）を流し、MSP2とMSP1はやはりカレントミラーを
構成するので、i1はi2のゲート幅比倍にできる。
な構成である。QS1,RS1,RS2とDS1,DS2で定電流i2（＝V
BE/VS2）を流し、MSP2とMSP1はやはりカレントミラーを
構成するので、i1はi2のゲート幅比倍にできる。
なお第１〜第６図の構成で電流値設定素子はGND側に
配置してきたが、これらは第９図，第10図に示す様に順
序を逆にしても、特性はほとんど変化しないので、第９
図の構成にしても良い。
配置してきたが、これらは第９図，第10図に示す様に順
序を逆にしても、特性はほとんど変化しないので、第９
図の構成にしても良い。
第10図はこれらの２ケのMOSトランジスタM1,M2の直列
接続構成の平面図、断面図である。この場合両者のゲー
ト幅WM1は等しくとり、ゲート長LM2,LM1は異なるとして
いる。電流値設定用素子M2のゲート長LM2を大きくと
り、製造ばらつきが影響しにくい様にしている。φ１の
負荷容量は主にゲート容量であり、ゲート面積LM1×WM1
に比例するので、LM1をできるだけ小さくとり、φ１か
ら見た負荷容量を小さくすべきである。
接続構成の平面図、断面図である。この場合両者のゲー
ト幅WM1は等しくとり、ゲート長LM2,LM1は異なるとして
いる。電流値設定用素子M2のゲート長LM2を大きくと
り、製造ばらつきが影響しにくい様にしている。φ１の
負荷容量は主にゲート容量であり、ゲート面積LM1×WM1
に比例するので、LM1をできるだけ小さくとり、φ１か
ら見た負荷容量を小さくすべきである。
以上述べてきた様に、本発明によれば半導体回路の電
流源をスイッチ用MOSトランジスタと電流値設定素子と
を直列に接続した構成とするので、素子の機能を用途に
応じて最適化することが可能となる。またスイッチ用MO
Sトランジスタをオン抵抗を小さくするような構成と
し、電流値設定用素子をスイッチ用MOSトランジスタよ
りも大きな素子構造とすることにより、半導体回路、特
に差動増幅回路に安定した電流を比例することが可能と
なる。したがつて半導体メモリの様に多数のアドレスバ
ツフア回路やメインアンプの電流を動作時のみオンし、
待機時にはオフとする構成には好適である。特にダイナ
ミツクRAM（DRAM）の様に大きな電源雑音電圧が生じる
時は、VGを高くとることにより、電流値の変動を押さえ
ることができる。なお実施例では、待機時、動作時を切
換える入力信号を▲▼としたが、集積回路の種類に
よつては▲▼（ローアドレスストローブ）、ある
いは▲▼（チツプセレクト）信号といつた異なる名
称をとることもある。
流源をスイッチ用MOSトランジスタと電流値設定素子と
を直列に接続した構成とするので、素子の機能を用途に
応じて最適化することが可能となる。またスイッチ用MO
Sトランジスタをオン抵抗を小さくするような構成と
し、電流値設定用素子をスイッチ用MOSトランジスタよ
りも大きな素子構造とすることにより、半導体回路、特
に差動増幅回路に安定した電流を比例することが可能と
なる。したがつて半導体メモリの様に多数のアドレスバ
ツフア回路やメインアンプの電流を動作時のみオンし、
待機時にはオフとする構成には好適である。特にダイナ
ミツクRAM（DRAM）の様に大きな電源雑音電圧が生じる
時は、VGを高くとることにより、電流値の変動を押さえ
ることができる。なお実施例では、待機時、動作時を切
換える入力信号を▲▼としたが、集積回路の種類に
よつては▲▼（ローアドレスストローブ）、ある
いは▲▼（チツプセレクト）信号といつた異なる名
称をとることもある。
第１図〜第４図、第６図〜第９図は本発明の実施例の回
路図、第５図は第４図のパルスタイミング図、第10図は
MOS電流源のレイアウトを示す図、第11図は従来の技術
を示す図である。 φ1,▲▼……駆動パルス、I1,I2……入力信号、Ｏ
……出力信号、VG……電流制御電圧。
路図、第５図は第４図のパルスタイミング図、第10図は
MOS電流源のレイアウトを示す図、第11図は従来の技術
を示す図である。 φ1,▲▼……駆動パルス、I1,I2……入力信号、Ｏ
……出力信号、VG……電流制御電圧。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 柳沢 一正 東京都青梅市今井2326番地 株式会社日 立製作所コンピュータ事業部デバイス開 発センタ内 (72)発明者 川尻 良樹 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 渡部 隆夫 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 河原 尊之 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 伊藤 清男 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 加藤 至誠 千葉県茂原市早野3681番地 日立デバイ スエンジニアリング株式会社内 (56)参考文献 特開 昭63−86188（ＪＰ，Ａ)
Claims (2)
- 【請求項１】バイポーラトランジスタからなるカレント
スイッチ回路を有する差動増幅器を有し、 上記カレントスイッチ回路の電流源をスイッチ用MOSト
ランジスタと電流値設定用MOSトランジスタの直列構成
とし、 上記スイッチ用MOSトランジスタを直流値設定用MOSトラ
ンジスタよりも上記バイポーラトランジスタに近い側に
配置し、 上記カレントスイッチ回路のスイッチ用MOSトランジス
タのゲートにパルスを印加することにより、待機時と動
作時とでの電流の切り替えを行い、 上記カレントスイッチ回路の電流設定用MOSトランジス
タのゲートに待機時と動作時とで変化しない共通の電圧
を印加することを特徴とする半導体回路。 - 【請求項２】上記カレントスイッチ回路を構成するバイ
ポーラトランジスタのエミッタフォロワを行う、バイポ
ーラトランジスタで構成されたエミッタフォロワ回路を
有し、 上記エミッタフォロワ回路の電流源をスイッチ用MOSト
ランジスタと電流値設定用MOSトランジスタの直列構成
とし、 上記カレントスイッチ回路およびエミッタフォロワ回路
のスイッチ用MOSトランジスタのゲートに共通のパルス
を印加することにより、待機時と動作時とでの電流の切
り替えを行い、 上記カレントスイッチ回路およびエミッタフォロワ回路
の電流設定用MOSトランジスタのゲートに待機時と動作
時とで変化しない共通の電圧を印加することを特徴とす
る請求項１記載の半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63089062A JP2914978B2 (ja) | 1988-04-13 | 1988-04-13 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63089062A JP2914978B2 (ja) | 1988-04-13 | 1988-04-13 | 半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01261918A JPH01261918A (ja) | 1989-10-18 |
| JP2914978B2 true JP2914978B2 (ja) | 1999-07-05 |
Family
ID=13960369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63089062A Expired - Fee Related JP2914978B2 (ja) | 1988-04-13 | 1988-04-13 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2914978B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW353535U (en) * | 1990-11-19 | 1999-02-21 | Hitachi Ltd | Memory circuit improved in electrical characteristics |
| US5341042A (en) * | 1992-08-10 | 1994-08-23 | International Business Machines Corporation | Low voltage, cascoded NTL based BiCMOS circuit |
| DE69525865T2 (de) * | 1994-04-22 | 2002-09-19 | Canon K.K., Tokio/Tokyo | Treiberschaltung für eine Leuchtdiode |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5026461A (ja) * | 1973-07-07 | 1975-03-19 | ||
| JPS54133061A (en) * | 1978-04-07 | 1979-10-16 | Nec Corp | Current switch circuit |
| JPS6386188A (ja) * | 1986-09-30 | 1988-04-16 | Toshiba Corp | ダイナミツク型半導体記憶装置 |
| JPH01157116A (ja) * | 1987-12-14 | 1989-06-20 | Hitachi Ltd | 半導体集積回路装置 |
-
1988
- 1988-04-13 JP JP63089062A patent/JP2914978B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01261918A (ja) | 1989-10-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2914978B2 (ja) | 半導体回路 | |
| JPH0241928B2 (ja) | ||
| US4409498A (en) | Transient controlled current switch | |
| JPH02268018A (ja) | Ｔｔｌ―ｃｍｏｓレベルトランスレータ | |
| JPH06140915A (ja) | インターフェース回路 | |
| JP2543285B2 (ja) | ＢｉＣＭＯＳ論理回路 | |
| JP2547893B2 (ja) | 論理回路 | |
| JP2820980B2 (ja) | 論理回路 | |
| JPH04335297A (ja) | 半導体集積回路装置のための入力バッファ回路 | |
| JP2570492B2 (ja) | 半導体回路 | |
| JPH06291267A (ja) | 半導体集積回路 | |
| JP2745619B2 (ja) | 出力回路 | |
| JP2731057B2 (ja) | コンパレータ | |
| KR950007445B1 (ko) | 반도체 메모리의 기준전압 발생기 | |
| JP3508333B2 (ja) | 定電圧回路 | |
| JPH0799625B2 (ja) | 基板バイアス電圧発生器 | |
| JPH07326959A (ja) | 半導体装置 | |
| JP2914968B2 (ja) | 半導体集積回路装置 | |
| JP3016266B2 (ja) | 化合物半導体の論理回路 | |
| JPS5925426A (ja) | 半導体回路 | |
| JPH0537334A (ja) | 半導体装置 | |
| JP2661198B2 (ja) | 出力回路 | |
| JPS61254078A (ja) | コツクロフト型昇圧回路 | |
| JPH04288852A (ja) | 半導体集積回路装置 | |
| JPS62134959A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |