JP2669337B2 - マルチチップ型半導体装置 - Google Patents
マルチチップ型半導体装置Info
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- H01L2924/1517—Multilayer substrate
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- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19107—Disposition of discrete passive components off-chip wires
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
複数個のチップを１つのパッケージ内に内装したマルチ
チップ型半導体装置（ＭＣＭ）に関する。
複数個のチップを１つのパッケージ内に内装したマルチ
チップ型半導体装置（ＭＣＭ）に関する。
【０００２】
【従来の技術】従来のマルチチップ型半導体装置の一例
を図８に示す。この半導体装置は、１つの回路基板３に
多数個、ここでは９個のベアチップ（以下、チップ）４
をフェイスダウン接続により搭載した構成を示してい
る。即ち、９個のチップ４（４Ａ〜４Ｉ）は裏面に形成
されたバンプを利用して回路基板３の接続用電極パッド
に直接電気的に接続され、かつ物理的にも回路基板に一
体的に固定されている。また、回路基板３は接着剤等に
よりケース１の内底面に固定され、回路基板３と外部リ
ード６をワイヤ７により接続している。
を図８に示す。この半導体装置は、１つの回路基板３に
多数個、ここでは９個のベアチップ（以下、チップ）４
をフェイスダウン接続により搭載した構成を示してい
る。即ち、９個のチップ４（４Ａ〜４Ｉ）は裏面に形成
されたバンプを利用して回路基板３の接続用電極パッド
に直接電気的に接続され、かつ物理的にも回路基板に一
体的に固定されている。また、回路基板３は接着剤等に
よりケース１の内底面に固定され、回路基板３と外部リ
ード６をワイヤ７により接続している。
【０００３】ところで、この種のマルチチップ型半導体
装置では、通常では回路基板のグランドライン１０Ａや
電源ライン２０Ａの一方、或いは両方は、図示のよう
に、各チップ４Ａ〜４Ｉで全て共通ラインとして接続さ
れている。なお、同図では、電源ライン、グランドライ
ン以外は図示していない。図９にその回路パターンを示
している。したがって、このような共通回路構成では、
特定のチップに対する電源ラインやグランドラインの接
続状態をチェックすることが難しいものとなる。この場
合、各チップはフェイスダウン接続されているため、各
ラインがチップの陰になるため、その接続状態を表面側
からの目視による観察では確認できない。
装置では、通常では回路基板のグランドライン１０Ａや
電源ライン２０Ａの一方、或いは両方は、図示のよう
に、各チップ４Ａ〜４Ｉで全て共通ラインとして接続さ
れている。なお、同図では、電源ライン、グランドライ
ン以外は図示していない。図９にその回路パターンを示
している。したがって、このような共通回路構成では、
特定のチップに対する電源ラインやグランドラインの接
続状態をチェックすることが難しいものとなる。この場
合、各チップはフェイスダウン接続されているため、各
ラインがチップの陰になるため、その接続状態を表面側
からの目視による観察では確認できない。
【０００４】また、電気的には、グランドライン１０Ａ
と電源ライン２０Ａが全てのチップ４Ａ〜４Ｉのグラン
ドと電源とで共通となっており、更に通常では信号ライ
ン３０も共通となっていることが殆どであるため、例え
ば、信号ライン３０端子と各チップ４との接続状態をチ
ェックする場合には、各チップの内、１個のチップが接
続されておれば、他の８個のチップが断線状態であって
も接続良好と判定されることになり、したがってこの構
造では各接続部の確実な接続チェックを行うことは困難
である。また、パッケージング工程の完了時点でのチェ
ックでは半導体素子の修正が難しくなるとともに、製品
スペックに近い電気特性のチェックが必要となるため、
測定時間の長時間化、テスタの能力向上等が必要であ
り、コスト高となる。更に、製品スペックに近い電気特
性による接続チェックでは、接続信頼性が低下する。
と電源ライン２０Ａが全てのチップ４Ａ〜４Ｉのグラン
ドと電源とで共通となっており、更に通常では信号ライ
ン３０も共通となっていることが殆どであるため、例え
ば、信号ライン３０端子と各チップ４との接続状態をチ
ェックする場合には、各チップの内、１個のチップが接
続されておれば、他の８個のチップが断線状態であって
も接続良好と判定されることになり、したがってこの構
造では各接続部の確実な接続チェックを行うことは困難
である。また、パッケージング工程の完了時点でのチェ
ックでは半導体素子の修正が難しくなるとともに、製品
スペックに近い電気特性のチェックが必要となるため、
測定時間の長時間化、テスタの能力向上等が必要であ
り、コスト高となる。更に、製品スペックに近い電気特
性による接続チェックでは、接続信頼性が低下する。
【０００５】このため、その接続チェックを行うことを
可能にしたものとして、特公昭５９−１３３号公報に一
例が開示されている。この公報に記載のものは、図１０
に示すように、ＬＳＩ等のチップ１０１を１個ずつ簡易
式パッケージといえるチップホルダ１０２に搭載し、こ
のチップホルダ１０２をフェイスダウンボンディングで
パッケージ基板１０３に接続固定するものである。各チ
ップホルダ１０２の表面には半導体チップ１０１の端子
にワイヤ１０４で接続されたボンディングパッド１０５
と、これらのボンディングパッド１０５に接続されたプ
ロービングパッド１０６を有している。また、裏面には
プロービングパッド１０６にチップホルダ１０２の内部
導体で接続されたランド１０７が裏面全面にわたってマ
トリックス状に配設されている。
可能にしたものとして、特公昭５９−１３３号公報に一
例が開示されている。この公報に記載のものは、図１０
に示すように、ＬＳＩ等のチップ１０１を１個ずつ簡易
式パッケージといえるチップホルダ１０２に搭載し、こ
のチップホルダ１０２をフェイスダウンボンディングで
パッケージ基板１０３に接続固定するものである。各チ
ップホルダ１０２の表面には半導体チップ１０１の端子
にワイヤ１０４で接続されたボンディングパッド１０５
と、これらのボンディングパッド１０５に接続されたプ
ロービングパッド１０６を有している。また、裏面には
プロービングパッド１０６にチップホルダ１０２の内部
導体で接続されたランド１０７が裏面全面にわたってマ
トリックス状に配設されている。
【０００６】一方、パッケージ基板１０３のチップ搭載
面にはチップホルダ１０２のマトリックス状ランド１０
７に直接接続されるランド１０８を有しており、これら
のランド１０８がパッケージ基板１０３の内部導体１０
９を介して、裏面に配設されたプロービング用のランド
１１０に１：１で接続されている。この構造では、チッ
プホルダ１０２にチップ１０１を搭載した状態で、図示
のようにチップホルダ１０２のプロービングパッド１０
６やランド１１０に対してプローバーボード１１１のプ
ローブピン１１２を接触させて通電を行うことで、各チ
ップ１０１の接続状態を判定することができる。
面にはチップホルダ１０２のマトリックス状ランド１０
７に直接接続されるランド１０８を有しており、これら
のランド１０８がパッケージ基板１０３の内部導体１０
９を介して、裏面に配設されたプロービング用のランド
１１０に１：１で接続されている。この構造では、チッ
プホルダ１０２にチップ１０１を搭載した状態で、図示
のようにチップホルダ１０２のプロービングパッド１０
６やランド１１０に対してプローバーボード１１１のプ
ローブピン１１２を接触させて通電を行うことで、各チ
ップ１０１の接続状態を判定することができる。
【０００７】
【発明が解決しようとする課題】しかし、この公報に記
載された構造では、チップホルダの寸法がチップよりも
当然大きくなるため、高集積化、小型化，軽量化に不利
となる。また、チップと外部リードとの間にチップホル
ダが介在されるため、接続箇所が多くなって接続の信頼
性が低下され、かつ信号の遅延等の問題が生じるおそれ
がある。更に、図１１に示すようにパッケージを完成す
るために必要とされる工程数も多く、歩留も低下し、コ
ストも高くなる。本発明の目的は、チップホルダを用い
ることなく、個々のチップの接続状態を判定することが
でき、かつ装置の高集積化を可能にしたマルチチップ型
半導体装置を提供することにある。
載された構造では、チップホルダの寸法がチップよりも
当然大きくなるため、高集積化、小型化，軽量化に不利
となる。また、チップと外部リードとの間にチップホル
ダが介在されるため、接続箇所が多くなって接続の信頼
性が低下され、かつ信号の遅延等の問題が生じるおそれ
がある。更に、図１１に示すようにパッケージを完成す
るために必要とされる工程数も多く、歩留も低下し、コ
ストも高くなる。本発明の目的は、チップホルダを用い
ることなく、個々のチップの接続状態を判定することが
でき、かつ装置の高集積化を可能にしたマルチチップ型
半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
複数個のチップを搭載した回路基板には個々のチップに
接続される配線ラインがそれぞれ１箇所において電気的
に分離して形成されており、これらの配線ラインはそれ
ぞれメインの配線ラインに対して所要間隔で隔離配置さ
れ、各配線ラインとメインの配線ラインとを前記間隔の
隔離配置部分に形成される導電性の接続材料によって相
互に電気接続した構成とする。ここで、前記接続材料と
して金属ボールまたは金属ペーストを用い、前記所要間
隔はこれら接続材料を前記回路基板に付着したときに各
配線ラインが接続状態とされる寸法に設定される。ま
た、配線ラインは、電源ラインとグランドラインの少な
くとも一方として構成される。また、メインの配線ライ
ンに所要間隔で隔離配置される配線ラインの部位を接続
状態チェック用の電極としてプローブが接触可能に構成
しており、この場合、メインの配線ラインと配線ライン
のそれぞれの対向部位が櫛歯状に形成することが好まし
い。
複数個のチップを搭載した回路基板には個々のチップに
接続される配線ラインがそれぞれ１箇所において電気的
に分離して形成されており、これらの配線ラインはそれ
ぞれメインの配線ラインに対して所要間隔で隔離配置さ
れ、各配線ラインとメインの配線ラインとを前記間隔の
隔離配置部分に形成される導電性の接続材料によって相
互に電気接続した構成とする。ここで、前記接続材料と
して金属ボールまたは金属ペーストを用い、前記所要間
隔はこれら接続材料を前記回路基板に付着したときに各
配線ラインが接続状態とされる寸法に設定される。ま
た、配線ラインは、電源ラインとグランドラインの少な
くとも一方として構成される。また、メインの配線ライ
ンに所要間隔で隔離配置される配線ラインの部位を接続
状態チェック用の電極としてプローブが接触可能に構成
しており、この場合、メインの配線ラインと配線ライン
のそれぞれの対向部位が櫛歯状に形成することが好まし
い。
【０００９】
【作用】個々のチップに接続されている配線ラインは互
いに電気的に分離されているため、各配線ラインを利用
してプローブを電気接触させることで各チップの接続状
態を判定することができる。その後に接続材料で配線ラ
インをメインの配線ラインに接続することで、各チップ
をメインの配線ラインに電気接続することが可能とな
る。
いに電気的に分離されているため、各配線ラインを利用
してプローブを電気接触させることで各チップの接続状
態を判定することができる。その後に接続材料で配線ラ
インをメインの配線ラインに接続することで、各チップ
をメインの配線ラインに電気接続することが可能とな
る。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例を示す半導体パッケージの
断面図である。同図において、金属製のケース１の内底
面には接着剤２を用いて回路基板３が接着固定されてい
る。この回路基板３上にはバンプ４ａを有する複数個の
ベアチップ４（以下、チップ）をそれぞれ個々にフェイ
スダウン方式で搭載する。また、回路基板３は、前記ケ
ース１に絶縁材５で絶縁支持した外部リード６に導電性
のワイヤ７により接続している。その上で、ケース１の
開口部にキャップ８を被せ、接着剤やウェルド法等によ
り封止を行っている。
る。図１は本発明の一実施例を示す半導体パッケージの
断面図である。同図において、金属製のケース１の内底
面には接着剤２を用いて回路基板３が接着固定されてい
る。この回路基板３上にはバンプ４ａを有する複数個の
ベアチップ４（以下、チップ）をそれぞれ個々にフェイ
スダウン方式で搭載する。また、回路基板３は、前記ケ
ース１に絶縁材５で絶縁支持した外部リード６に導電性
のワイヤ７により接続している。その上で、ケース１の
開口部にキャップ８を被せ、接着剤やウェルド法等によ
り封止を行っている。
【００１１】図２は図１の平面図であり、同図に示すよ
うに、ここでは９個のチップ４Ａ〜４Ｉを枡目状に平面
配置して回路基板３に搭載している。そして、各チップ
に対してグランドライン１０と電源ライン２０がそれぞ
れ接続されているが、図３にその配線パターンを示すよ
うに、グランドメインライン１１と電源メインライン２
１を回路基板３の辺部に形成するとともに、これらのメ
インライン１１，２１に対して各チップ４Ａ〜４Ｉをそ
れぞれ個別のグランドライン１２（１２Ａ〜１２Ｉ）と
電源ライン２２（２２Ａ〜２２Ｉ）を介して接続を行っ
ている。即ち、各個別グランドライン１２と個別電源ラ
イン２２はチップ毎に分離されている構成とされてい
る。
うに、ここでは９個のチップ４Ａ〜４Ｉを枡目状に平面
配置して回路基板３に搭載している。そして、各チップ
に対してグランドライン１０と電源ライン２０がそれぞ
れ接続されているが、図３にその配線パターンを示すよ
うに、グランドメインライン１１と電源メインライン２
１を回路基板３の辺部に形成するとともに、これらのメ
インライン１１，２１に対して各チップ４Ａ〜４Ｉをそ
れぞれ個別のグランドライン１２（１２Ａ〜１２Ｉ）と
電源ライン２２（２２Ａ〜２２Ｉ）を介して接続を行っ
ている。即ち、各個別グランドライン１２と個別電源ラ
イン２２はチップ毎に分離されている構成とされてい
る。
【００１２】図４は図１のＡ部の拡大図であり、回路基
板３には多層に配線が形成されており、その一つの配線
でグランド配線３ａを形成し、また、図示は省略するが
他の配線で電源配線を形成し、更にこれらとは異なる配
線で信号線３ｂを形成し、それぞれをチップ接続電極パ
ッド３ｃと外部引出電極パッド３ｄに接続している。
板３には多層に配線が形成されており、その一つの配線
でグランド配線３ａを形成し、また、図示は省略するが
他の配線で電源配線を形成し、更にこれらとは異なる配
線で信号線３ｂを形成し、それぞれをチップ接続電極パ
ッド３ｃと外部引出電極パッド３ｄに接続している。
【００１３】図５は図２のＢ部の拡大図であり、ここで
はグランドライン１０の配線パターンを図示している。
グランドメインライン１１は外部引出電極パッド３１に
接続しているが、各チップにそれぞれ接続される個別グ
ランドライン、例えば１２Ａ，１２Ｂはその一部におい
て微小間対向された状態でグランドメインライン１１に
対して配置されている。この場合、後述する測定探針の
接触を容易にし、かつ接続材料による接続を容易にする
ために、各個別グランドライン１２Ａ，１２Ｂの対向部
分は接続チェック用電極パッド１２ａ，１２ｂとして形
成しており、かつその平面形状は櫛歯状になっており、
そのパターン間隔はリソグラフィ技術で加工容易な５〜
１０μｍ程度となっている。
はグランドライン１０の配線パターンを図示している。
グランドメインライン１１は外部引出電極パッド３１に
接続しているが、各チップにそれぞれ接続される個別グ
ランドライン、例えば１２Ａ，１２Ｂはその一部におい
て微小間対向された状態でグランドメインライン１１に
対して配置されている。この場合、後述する測定探針の
接触を容易にし、かつ接続材料による接続を容易にする
ために、各個別グランドライン１２Ａ，１２Ｂの対向部
分は接続チェック用電極パッド１２ａ，１２ｂとして形
成しており、かつその平面形状は櫛歯状になっており、
そのパターン間隔はリソグラフィ技術で加工容易な５〜
１０μｍ程度となっている。
【００１４】そして、接続材料９（例えば、Ｐｂ／Ｓｎ
＝３７／６３ｗｔ％，Ａｕボール等の金属系あるいは導
電ペースト系）をその微小間隔対向部に形成すること
で、この接続材料によって各個別グランドライン１２
Ａ，１２Ｂとグランドメインライン１１との電気接続を
行っている。このような構成は、電源ライン２０につい
ても同様である。
＝３７／６３ｗｔ％，Ａｕボール等の金属系あるいは導
電ペースト系）をその微小間隔対向部に形成すること
で、この接続材料によって各個別グランドライン１２
Ａ，１２Ｂとグランドメインライン１１との電気接続を
行っている。このような構成は、電源ライン２０につい
ても同様である。
【００１５】したがって、この構成によれば、チップを
搭載した時点では、前記接続材料９を形成しておらず、
グランドメインライン１１と各チップ４Ａ〜４Ｉにそれ
ぞれ接続される個別グランドライン１２（１２Ａ〜１２
Ｉ）とは電気的に分離された状態にある。したがって、
この状態のときに図６に示すように測定探針３２を各チ
ップの個別グランドライン１２の接続チェック用パッ
ド、例えばパッド１２ａと、他の必要なパッドに当て、
通電を行って接続状態の判定を実行する。このため、回
路基板３にチップ４を搭載した後でも各チップ毎に接続
状態が判定でき、かつその際にはそのチェック条件が任
意に設定できることになり、接続チェックの信頼度が高
められる。例えば、各チップに応じて接続チェック電流
を相違させることにより、各チップにそれぞれ好適な状
態での接続状態の確認ができ、接続チェックの確度が高
められる。
搭載した時点では、前記接続材料９を形成しておらず、
グランドメインライン１１と各チップ４Ａ〜４Ｉにそれ
ぞれ接続される個別グランドライン１２（１２Ａ〜１２
Ｉ）とは電気的に分離された状態にある。したがって、
この状態のときに図６に示すように測定探針３２を各チ
ップの個別グランドライン１２の接続チェック用パッ
ド、例えばパッド１２ａと、他の必要なパッドに当て、
通電を行って接続状態の判定を実行する。このため、回
路基板３にチップ４を搭載した後でも各チップ毎に接続
状態が判定でき、かつその際にはそのチェック条件が任
意に設定できることになり、接続チェックの信頼度が高
められる。例えば、各チップに応じて接続チェック電流
を相違させることにより、各チップにそれぞれ好適な状
態での接続状態の確認ができ、接続チェックの確度が高
められる。
【００１６】したがって、この半導体装置では、図１０
のようなチップホルダを用いなくとも搭載した個々のチ
ップの接続状態が判定できるので、チップホルダ分の高
集積化、小型化、軽量化が実現できる。また、図７にこ
のパッケージの形成工程のフローチャートを示すよう
に、図１１の工程で必要とされたチップをチップホルダ
に搭載する工程が不要となり、工程数を削減して接続の
信頼性を高め、かつ低コスト化が可能となる。
のようなチップホルダを用いなくとも搭載した個々のチ
ップの接続状態が判定できるので、チップホルダ分の高
集積化、小型化、軽量化が実現できる。また、図７にこ
のパッケージの形成工程のフローチャートを示すよう
に、図１１の工程で必要とされたチップをチップホルダ
に搭載する工程が不要となり、工程数を削減して接続の
信頼性を高め、かつ低コスト化が可能となる。
【００１７】
【発明の効果】以上説明したように本発明は、多数個の
チップを搭載した回路基板には個々のチップに接続され
る配線ラインがそれぞれ１箇所において電気的に分離し
て形成され、かつ各配線ラインはメインの配線ラインに
対して所要間隔で隔離配置され、各配線ラインとメイン
の配線ラインとを前記間隔の隔離配置部分に付着される
金属ボールや金属ペースト等の導電性の接続材料によっ
て相互に電気接続しているので、接続材料による電気接
続を行う前の段階で、各配線ラインを利用して個々のチ
ップの接続状態の判定が可能となる。これにより、回路
基板状態で接続状態の判定が可能となり、半導体装置の
リペアが容易となるとともにテスタも小規模なもので済
み、しかもチップホルダ等の特殊部品が不要となり、そ
のための工程が不要となるため、高歩留化を図り、かつ
半導体装置の小型化、軽量化を実現することができる。
また、その後の電気接続においても、各配線ラインの１
箇所に微小な接続材料を配設するだけでよく、その作業
が容易であるとともに、微小な寸法に形成されている所
要間隔の隔離配置部分での電気接続であるため、信頼性
の高い接続構造が得られる。例えば、配線ラインは、電
源ラインとグランドラインの少なくとも一方として構成
されることで、通常では共通ラインとして形成されるこ
れらのラインにおける個々の接続状態を明確に判定する
ことが可能となる。また、配線ラインの部位を接続状態
チェック用の電極としてプローブが接触可能に構成して
メインの配線ラインに対向配置することにより、接続状
態を判定すく際のプローブによる電気接続を容易に行う
ことができる。更に、メインの配線ラインと配線ライン
のそれぞれの対向部位が櫛歯状に形成されることで、接
続材料による両ラインの電気接続を容易に行うことがで
きる。
チップを搭載した回路基板には個々のチップに接続され
る配線ラインがそれぞれ１箇所において電気的に分離し
て形成され、かつ各配線ラインはメインの配線ラインに
対して所要間隔で隔離配置され、各配線ラインとメイン
の配線ラインとを前記間隔の隔離配置部分に付着される
金属ボールや金属ペースト等の導電性の接続材料によっ
て相互に電気接続しているので、接続材料による電気接
続を行う前の段階で、各配線ラインを利用して個々のチ
ップの接続状態の判定が可能となる。これにより、回路
基板状態で接続状態の判定が可能となり、半導体装置の
リペアが容易となるとともにテスタも小規模なもので済
み、しかもチップホルダ等の特殊部品が不要となり、そ
のための工程が不要となるため、高歩留化を図り、かつ
半導体装置の小型化、軽量化を実現することができる。
また、その後の電気接続においても、各配線ラインの１
箇所に微小な接続材料を配設するだけでよく、その作業
が容易であるとともに、微小な寸法に形成されている所
要間隔の隔離配置部分での電気接続であるため、信頼性
の高い接続構造が得られる。例えば、配線ラインは、電
源ラインとグランドラインの少なくとも一方として構成
されることで、通常では共通ラインとして形成されるこ
れらのラインにおける個々の接続状態を明確に判定する
ことが可能となる。また、配線ラインの部位を接続状態
チェック用の電極としてプローブが接触可能に構成して
メインの配線ラインに対向配置することにより、接続状
態を判定すく際のプローブによる電気接続を容易に行う
ことができる。更に、メインの配線ラインと配線ライン
のそれぞれの対向部位が櫛歯状に形成されることで、接
続材料による両ラインの電気接続を容易に行うことがで
きる。
【図１】本発明のマルチチップ型半導体装置の一実施例
の断面図である。
の断面図である。
【図２】図１の半導体装置の平面構成図である。
【図３】図１の半導体装置のグランドと電源の配線ライ
ンを示す図である。
ンを示す図である。
【図４】図１のＡ部の拡大図である。
【図５】図２のＢ部の拡大図である。
【図６】配線ラインの接続状態の判定を行う状態を示す
図５と同様の図である。
図５と同様の図である。
【図７】本発明の半導体装置のパッケージの形成工程を
示すフローチャートである。
示すフローチャートである。
【図８】従来のマルチチップ型半導体装置の一例の平面
構成図である。
構成図である。
【図９】図８の半導体装置のグランド、電源、信号の各
配線ラインを示す図である。
配線ラインを示す図である。
【図１０】従来の接続状態の判定を可能にした半導体装
置の一部の断面図である。
置の一部の断面図である。
【図１１】従来のパッケージの形成工程を示すフローチ
ャートである。
ャートである。
１ ケース ３ 回路基板 ４（４Ａ〜４Ｉ） チップ １０ グランドライン １１ グランドメインライン １２（１２Ａ〜１２Ｉ） 個別グランドライン １２ａ，１２ｂ 接続チェック用パッド ２０ 電源ライン ２１ 電源メインライン ２２ 個別電源ライン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 日下 輝雄 東京都港区芝五丁目７番１号 日本電気 株式会社内 (56)参考文献 特開 昭53−32678（ＪＰ，Ａ) 特開 昭62−216247（ＪＰ，Ａ) 特開 昭62−283654（ＪＰ，Ａ) 実開 昭58−87361（ＪＰ，Ｕ)
Claims (4)
- 【請求項１】 複数個のチップをフェイスダウン法によ
り回路基板に搭載するマルチチップ型半導体装置におい
て、前記回路基板には個々のチップに接続される配線ラ
インが電気的に分離して形成されており、これらの配線
ラインはそれぞれ一箇所においてメインの配線ラインに
対して所要間隔で隔離配置され、各配線ラインとメイン
の配線ラインとを前記間隔の隔離配置部分に形成される
導電性の接続材料によって相互に電気接続し、前記接続
材料として金属ボールまたは金属ペーストを用い、前記
所要間隔はこれら接続材料を前記回路基板に付着したと
きに各配線ラインが接続状態とされる寸法に設定したこ
とを特徴とするマルチチップ型半導体装置。 - 【請求項２】 配線ラインは、電源ラインとグランドラ
インの少なくとも一方である請求項１のマルチチップ型
半導体装置。 - 【請求項３】 メインの配線ラインに微小間隔で隔離配
置される配線ラインの部位を接続状態チェック用の電極
としてプローブが接触可能に構成してなる請求項１また
は２のマルチチップ型半導体装置。 - 【請求項４】 メインの配線ラインと、これに隔離配置
された配線ラインのそれぞれの対向部位が櫛歯状に形成
されてなる請求項３のマルチチップ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5350398A JP2669337B2 (ja) | 1993-12-28 | 1993-12-28 | マルチチップ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5350398A JP2669337B2 (ja) | 1993-12-28 | 1993-12-28 | マルチチップ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07202116A JPH07202116A (ja) | 1995-08-04 |
| JP2669337B2 true JP2669337B2 (ja) | 1997-10-27 |
Family
ID=18410226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5350398A Expired - Fee Related JP2669337B2 (ja) | 1993-12-28 | 1993-12-28 | マルチチップ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2669337B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5332678A (en) * | 1976-09-08 | 1978-03-28 | Hitachi Ltd | Lsi mounting package |
| JPS62283654A (ja) * | 1986-05-31 | 1987-12-09 | Mitsubishi Electric Corp | 半導体装置 |
| JP2824973B2 (ja) * | 1989-06-13 | 1998-11-18 | 谷沢菓機工業株式会社 | 米菓・豆菓等用焼機 |
-
1993
- 1993-12-28 JP JP5350398A patent/JP2669337B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07202116A (ja) | 1995-08-04 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |