JP3485424B2 - Icパッケージ - Google Patents
IcパッケージInfo
- Publication number
- JP3485424B2 JP3485424B2 JP30375296A JP30375296A JP3485424B2 JP 3485424 B2 JP3485424 B2 JP 3485424B2 JP 30375296 A JP30375296 A JP 30375296A JP 30375296 A JP30375296 A JP 30375296A JP 3485424 B2 JP3485424 B2 JP 3485424B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode pad
- package
- chip
- connecting means
- electrical
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/85909—Post-treatment of the connector or wire bonding area
- H01L2224/8592—Applying permanent coating, e.g. protective coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Measuring Leads Or Probes (AREA)
Description
ICチップ本体と同等としながら高密度実装や多ピン化
に対応できるCSP(チップ・サイズ・パッケージ)型
のICパッケージに関し、特に実装用の電気接点の損傷
を防止しながら電気検査を行うことを可能とする新規な
構造に関する。
化、低コスト化、短納期化の要望がますます高まってお
り、その心臓部を構成するICパッケージについても同
様の要求が切迫したものとなっている。現状のICパッ
ケージの主流はQFP(Quad Flat Pack- age)と呼ばれ
る、矩形のパッケージの四辺に多数の外部リードを引き
出したものである。しかし、リード・ピッチが0.4m
mから0.3mmへ移行されつつある折、接続品質の低
下が問題となっており、これ以上の小型化や多ピン化に
対応することは必ずしも容易ではない。
て、CSP(チップ・スケール・パッケージ)の研究・
開発が活発化している。CSPにはまだ統一された規格
が存在しておらず、各社各様のものが提案されている
が、その多くに共通している考え方は、(a)ICチッ
プの素子形成面が実装基板(マザーボード)に対面する
ごとく実装される、いわゆるフェイスダウン・ボンディ
ングであること、(b)ICチップの素子形成面にすべ
ての電極パッドが形成されており、この電極パッドの配
列パターンが何らかの仲介層(インタポーザ)を介して
規則的な電気接点の配列パターンに変換されており、こ
の電気接点が基板上の配線パターンに実際に接続される
実装用の接点となっていること、である。上記仲介層と
してはセラミクス基板やポリイミド・フィルムが使用さ
れる。また、上記電気接点は格子状にパターニングされ
た電極や格子状に配列されたバンプで構成される。特
に、後者のバンプを配列させる方式はBGA(ボール・
グリッド・アレイ)と称されている。
にICパッケージが多ピン化され、ピン間隔も微細化さ
れるに伴い、電気検査に際して電気検査用プローブを微
細な検査用端子に正確に、しかも双方に損傷を与えない
ように接触させることが困難となりつつある。
ージについては、この問題を解決するための構造上の工
夫が幾つか提案されている。たとえば、特開平5−25
9367号公報には、各リードに接続される電気検査用
ピンをフラット型ICパッケージの上面に露出させ、こ
のピンにプローブを接触させて検査を行えるようになさ
れた構造が開示されている。また、特開平6−2043
58号公報には、モールド内部のリードフレーム上に検
査用接触端を設け、かつこの検査用接触端を露出させる
開口をモールドの上面に設けることにより、該開口から
プローブ・ピンを挿入して検査を行えるようになされた
ICパッケージの構造が開示されている。上述の各広報
に記載される技術は、いずれもリードフレームの変形や
プローブとの接触不良を防止することを目的として提案
されたものである。ここで、プローブの接触相手となる
部材はリードまたはこれに接続されるピンであって、し
かもこれらの部材は露出部を除いて全面的にモールド樹
脂に固定された状態となっている。
ついて電気検査を行うためには、全面モールドされてい
ないICチップの素子形成面側に配列された電気接点に
プローブを配列させなければならない。特に、BGA型
のICパッケージのように電気接点がバンプである場
合、バンプ自体が近年ますます微細化され、下地との接
着強度が確保しにくくなっていることから、検査時に加
わる外圧によりバンプの磨耗,変形,脱落等の欠陥が生
じやすくなっている。これらの欠陥が生じたICパッケ
ージは、実装段階で基板取り付け不良の原因となり、製
造上不利益である。そこで本発明は、CSP型のICパ
ッケージについても、実装基板との接続に使用される電
気接点に欠陥を生ずることなく、信頼性の高い電気検査
を可能とするICパッケージを提供することを目的とす
る。
は、電気接点が再配列されたICチップの素子形成面と
は反対側の方向から電気検査用プローブを接触させるこ
とができるように、まず素子形成面に該電気接点と電気
的に接続する第1電極パッドをICチップの辺に沿って
配し、該ICチップを周回する枠体を高さ方向に貫通す
る形で該第1電極パッドに接続する導体を枠体の裏面
(ただし、実装時にはこちらが上面となる。)へ引き出
し、該裏面における導体の露出部を電気検査用プローブ
の接点とすることにより、上述の目的を達成しようとす
るものである。上記導体の役割を果たすものは、枠体に
埋め込まれた導電性の測定用ピンであり、この測定ピン
を対応する第1電極パッドと第1接続手段を用いて個々
に接続しておけば良い。
面上の電極パッドの配列パターンが、何らかの仲介層を
用いて別の電気接点の配列パターンに変換されているよ
うなICパッケージを対象としている。ここで、上記仲
介層は、セラミクス基板,エポキシ樹脂基板,ポリイミ
ド・フィルム等、公知の絶縁材料を用いて構成すること
ができる。上記第1電極パッドと前記電気接点との電気
的接続は、仲介層の内部構造を介して行うことも可能で
あるが、該仲介層の辺部に該電気接点と電気的に接続さ
れる第2電極パッドを配しておき、この第2電極パッド
と上記第1電極パッドとを第2接続手段を用いて電気的
に接続することが簡便である。なお、上記第1接続手段
と第2接続手段としては、ボンディング・ワイヤを用い
ることが簡便である。なお、これら第1接続手段と第2
接続手段には、ボンディング・ワイヤのみならず、該ワ
イヤとの密着性や接触抵抗を考慮して使用される下地金
属膜も含めるものとする。
て好適であるが、特に電気接点がハンダその他の金属か
らなるバンプで構成されているBGA型のICパッケー
ジに適用すれば、電気検査時のバンプの磨耗,損傷,脱
落を効果的に防止することができる。
て、BGA型のICパッケージの一構成例について図1
および図2を参照しながら説明する。図1は、正方形の
BGA型ICパッケージの一部を破断し、かつ素子形成
面側Iを上向きに示した図であり、図2は図1のA−A
線断面図である。このICパッケージにおいて、ICチ
ップ1は四辺を枠体11で周回されている。ICチップ
1の素子形成面上には図示されない電極パッドが多数形
成されているが、その電極パッドの配列パターンを十分
な実装精度が得られる程度であってかつ規則的なハンダ
・バンプ23の配列パターンに変換している仲介層がバ
ンプ再配列基板21である。バンプ再配列基板21は、
たとえばガラス繊維強化エポキシ樹脂を用いて形成され
ている。
は、第1電極パッド2が配されており、また、バンプ再
配列基板21の四辺に沿った領域にも第2電極パッド2
2が配されている。第2電極パッド22は、内部配線2
4により個々のハンダ・バンプ23と電気的に接続され
ている。これら第1電極パッド2と第2電極パッド22
は、共にたとえばAl系材料膜を用いて構成され、かつ
同数設けられている。これらの電極パッドは、互いに対
応するパッド同士が各々に第2ボンディング・ワイヤ4
を用いて素子形成面側Iで接続されている。この第2ボ
ンディング・ワイヤ4は、AuまたはAl系材料を用い
て形成される。
2はいずれも素子形成面側Iに形成されている電気測定
用の端子であるが、これらの端子に対して裏側IIからの
電気検査用プローブのアクセスを可能とする部材が、枠
体11とその中に埋め込まれている測定用ピン12であ
る。上記枠体11は、幅0.1mm,高さ0.4mmの
エポキシ樹脂よりなる部材である。上記高さは、ICチ
ップ1の高さよりもやや高いが、これは後述のごとくI
Cチップ1の周辺部についてのみ樹脂封止を行う際に、
封止層5の保持力を高めるためである。
0.05mmのAl系もしくはCu系材料よりなる測定
用ピン12が貫通されている。この測定用ピン12は、
裏側IIではその露出面をそのまま電気測定用プローブの
接点とすることができるが、素子形成面側Iでは後述す
るようにワイヤ・ボンディングを行うため、ボンディン
グ・ワイヤの端部の金属ボールとの密着性と接触抵抗が
問題となる。ここでは、素子形成面側Iの測定用ピン1
2の端面に、Auからなる第3電極パッド13を形成し
た。
貫通する測定用ピン12と第3電極パッド13とを形成
するには、たとえば予め一端に第3電極パッド13とな
るAu層を被着させたAlピンまたはCuピンを成形型
の中にセットしておき、この成形型に樹脂を注入するこ
とで各ピンの隙間を充填する方法をとることができる。
13とは、互いに対応するパッド同士が第1ボンディン
グ・ワイヤ3を用いて接続されている。なお、第1ボン
ディング・ワイヤ3と第2ボンディング・ワイヤ4と
は、たとえば絶縁性樹脂よりなる封止層5で封止されて
いる。このICパッケージは実装基板上にフェイスダウ
ン・ボンディングされるので、上記封止層5の高さがハ
ンダ・バンプ23の高さの範囲内とされることが特に重
要である。このようにして、本ICパッケージにおいて
は、測定用ピン12→第3電極パッド13→第1ボンデ
ィング・ワイヤ3→第1電極パッド2→第2ボンディン
グ・ワイヤ4→第2電極パッド22→内部配線24→ハ
ンダ・バンプ23の経路にしたがって導通がとられる。
うには、図3に示されるようにICパッケージの裏側II
から電気検査用プローブ31を測定用ピン12に接触さ
せる。この電気検査用プローブ31は、たとえば市販の
プローブ・カードに装備されている類のものである。こ
のように、本発明では測定用ピン12にプローブ31を
接触させた状態で、該プローブ31から様々な試験用信
号を入力することができる。つまり、ハンダ・バンプ2
3はプローブ31と一切接触される虞れがないので、バ
ンプの磨耗,損傷,脱落といった欠陥を生ずることがな
い。なお、図3ではICパッケージをフェイスダウン式
に載置した状態で電気検査用プローブ31を接触させて
いるが、フェイスアップ式に載置してこれを行っても良
い。
が、本発明は上述の形態に何ら限定されるものではな
く、ICチップの構成の細部,各部材の寸法,各部材の
構成材料については適宜変更や選択が可能である。
明のICパッケージは実装基板との接続に使用される電
気接点に欠陥を生ずることなく、信頼性の高い電気検査
を可能とするものである。したがって、BGA型を始め
とするあらゆる種類のCSP型ICパッケージの信頼性
と製造歩留りを高めることができる。また、実装前に良
品チップであることが証明されたチップ、すなわちKG
D (known good die) の入手が容易となり、CSPの実
用化に果たす役割は極めて大である。
部を破断して示す部分拡大斜視図である。
プローブを接触させ、電気的検査を行っている状態を示
す模式的斜視図である。
Claims (5)
- 【請求項1】 ICチップの素子形成面上に積層された
絶縁性の仲介層を用いて該素子形成面上の第1電極パッ
ドと電気的に接続された実装用の電気接点が再配列され
てなるICパッケージであって、 前記第1電極パッドが前記素子形成面上において前記仲
介層の積層領域外の露出面に配列され、 前記ICチップの側面が前記第1電極パッドと同数の導
電性の測定用ピンが高さ方向に貫通されてなる絶縁性の
枠体に周回され、 前記第1電極パッドとこれに対応する前記測定用ピンと
が素子形成面側で第1接続手段を用いて各々電気的に接
続されることにより、 前記素子形成面とは反対側の方向から前記枠体に露出す
る前記測定用ピンに対して電気検査用プローブを接触さ
せるようになされたICパッケージ。 - 【請求項2】 前記第1電極パッドと前記電気接点との
電気的接続は、 前記仲介層の辺部に配され該電気接点と電気的に接続さ
れた第2電極パッドと、 該第1電極パッドと該第2電極パッドとを各々電気的に
接続する第2接続手段とを用いて達成される請求項1記
載のICパッケージ。 - 【請求項3】 前記第1接続手段と前記第2接続手段が
共にボンディング・ワイヤを含む請求項1記載のICパ
ッケージ。 - 【請求項4】 前記ボンディング・ワイヤによる接続部
の近傍のみ選択的に絶縁封止材料を用いて封止されてな
る請求項3記載のICパッケージ。 - 【請求項5】 前記電気接点がバンプである請求項1記
載のICパッケージ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30375296A JP3485424B2 (ja) | 1996-10-29 | 1996-10-29 | Icパッケージ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30375296A JP3485424B2 (ja) | 1996-10-29 | 1996-10-29 | Icパッケージ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10135281A JPH10135281A (ja) | 1998-05-22 |
JP3485424B2 true JP3485424B2 (ja) | 2004-01-13 |
Family
ID=17924853
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30375296A Expired - Fee Related JP3485424B2 (ja) | 1996-10-29 | 1996-10-29 | Icパッケージ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3485424B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6221682B1 (en) * | 1999-05-28 | 2001-04-24 | Lockheed Martin Corporation | Method and apparatus for evaluating a known good die using both wire bond and flip-chip interconnects |
DE10149689A1 (de) * | 2001-10-09 | 2003-04-10 | Philips Corp Intellectual Pty | Elektrisches oder elektronische Bauteil und Verfahren zum Herstellen desselben |
-
1996
- 1996-10-29 JP JP30375296A patent/JP3485424B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH10135281A (ja) | 1998-05-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5534784A (en) | Method for probing a semiconductor wafer | |
JP2570637B2 (ja) | Mcmキャリア | |
JPH08288424A (ja) | 半導体装置 | |
JP3512169B2 (ja) | マルチチップ半導体モジュール及びその製造方法 | |
JPH07221104A (ja) | 半導体装置の製造方法及び半導体装置及び電極ピン形成用マスク及び電極ピン形成用マスクを用いた試験方法 | |
JP2895022B2 (ja) | チップスケールパッケージの製造方法 | |
JPH1117058A (ja) | Bgaパッケージ、その試験用ソケットおよびbgaパッケージの試験方法 | |
JPH09246426A (ja) | 表面実装型電子部品、配線基板、実装基板及び実装方法 | |
JP3485424B2 (ja) | Icパッケージ | |
US6281693B1 (en) | Semiconductor device test board and a method of testing a semiconductor device | |
JP2571023B2 (ja) | Bga型半導体装置 | |
JP2003249606A (ja) | 半導体装置及びインターポーザー | |
JP2885202B2 (ja) | 半導体パッケージ用検査治具 | |
JP3739632B2 (ja) | 半導体装置およびその製造方法 | |
JP3311867B2 (ja) | ボールグリッドアレイ型半導体装置およびその製造方法 | |
JPH11224915A (ja) | 半導体接続用基板 | |
JP2652222B2 (ja) | 電子部品搭載用基板 | |
JPH0951051A (ja) | 半導体装置 | |
JP2901518B2 (ja) | マルチチップ半導体装置 | |
JP2822990B2 (ja) | Csp型半導体装置 | |
JP3366798B2 (ja) | 基板へのlsiチップの実装構造体 | |
JP2924847B2 (ja) | 半導体パッケージ | |
JPH1117057A (ja) | 検査パッド付きbga型半導体装置 | |
JPH03192742A (ja) | 電気回路部品の接続方法 | |
KR19980025889A (ko) | 중합체층이 개재된 반도체 칩과 기판 간의 범프 접속 구조 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071024 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081024 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081024 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091024 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101024 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111024 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121024 Year of fee payment: 9 |
|
LAPS | Cancellation because of no payment of annual fees |