JPS6220341A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6220341A JPS6220341A JP15815985A JP15815985A JPS6220341A JP S6220341 A JPS6220341 A JP S6220341A JP 15815985 A JP15815985 A JP 15815985A JP 15815985 A JP15815985 A JP 15815985A JP S6220341 A JPS6220341 A JP S6220341A
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- JP
- Japan
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- solder
- wiring
- probe test
- bump
- conductors
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- Pending
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- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、半導体装置に係り、特に、フリップチップ方
式のフェイスダウンボンディングを採用した半導体装置
におけるプローブテスト技術手段に適用して有効な技術
に関するものである。
式のフェイスダウンボンディングを採用した半導体装置
におけるプローブテスト技術手段に適用して有効な技術
に関するものである。
フリップチップ方式のフェイスダウンボンディングを採
用した半導体装置は、シリコン配線坊板(以下、マザー
チップという)上にフリップチップ方式のフェイスダウ
ンボンディングににす、′I4導体チップを多数実装す
る(例えば、特開昭54−73564号公報)。このた
め、バンプ電極数が、例えば、100乃至300個にも
なる。
用した半導体装置は、シリコン配線坊板(以下、マザー
チップという)上にフリップチップ方式のフェイスダウ
ンボンディングににす、′I4導体チップを多数実装す
る(例えば、特開昭54−73564号公報)。このた
め、バンプ電極数が、例えば、100乃至300個にも
なる。
このようにバンプ電極数が多くなると、バンプ電極と配
線どの接触不良や配線の断線等を試験するプローブテス
トが非常に困難であった。
線どの接触不良や配線の断線等を試験するプローブテス
トが非常に困難であった。
そこで、例えば、2つのバンプ電極にまたがって半田を
蒸着する(半田ブリッジ)一方、この2つのバンプ電極
に接続された2つの配線をプローブで結び、導通を確認
する方法が考えられる。プローブでのチェック後、半田
をウェッ1〜バックして切り離し、2つのバンプ電極の
非導通を確認することにより、実装状態に戻すことがで
きる。
蒸着する(半田ブリッジ)一方、この2つのバンプ電極
に接続された2つの配線をプローブで結び、導通を確認
する方法が考えられる。プローブでのチェック後、半田
をウェッ1〜バックして切り離し、2つのバンプ電極の
非導通を確認することにより、実装状態に戻すことがで
きる。
しかし、半田ブリッジをウエッ1−バックした場合、第
10図に示すように、半田が片方のバンプに片寄って分
離し易い。このため、バンプ電極(ロ)に残った半田の
高さ及び景に差が生じて、リフロ一時に接触不良を生じ
るという問題があった。
10図に示すように、半田が片方のバンプに片寄って分
離し易い。このため、バンプ電極(ロ)に残った半田の
高さ及び景に差が生じて、リフロ一時に接触不良を生じ
るという問題があった。
前記問題願意を解決するために、第8図に示すように、
半導体チップを塔載する配線用基板にプローブテスト用
配線(イ)を配設し、半田(ハ)を蒸着させて所定のバ
ンプ配線端子(ロ)を短絡(ショート)し、さらにウェ
ッ1ヘパツクすることにより前記短絡をオープンし、プ
ローブテスi−を容易に行なう手段が本出願人によって
開発された(特願昭59−1.42373号)。
半導体チップを塔載する配線用基板にプローブテスト用
配線(イ)を配設し、半田(ハ)を蒸着させて所定のバ
ンプ配線端子(ロ)を短絡(ショート)し、さらにウェ
ッ1ヘパツクすることにより前記短絡をオープンし、プ
ローブテスi−を容易に行なう手段が本出願人によって
開発された(特願昭59−1.42373号)。
しかしながら、前記手段では、半田(ハ)を蒸着させて
所定のバンプ配線端子(ロ)を短絡(ショー1〜)する
際に、第9図に示すように、メタルマスクのトータルピ
ッチ精度により、半田蒸着ズレが生じて、バンプ配線端
子(電極)(ロ)間の電気的接続が100%確実でない
ため実用にならないという問題があった。
所定のバンプ配線端子(ロ)を短絡(ショー1〜)する
際に、第9図に示すように、メタルマスクのトータルピ
ッチ精度により、半田蒸着ズレが生じて、バンプ配線端
子(電極)(ロ)間の電気的接続が100%確実でない
ため実用にならないという問題があった。
本発明の目的は、前記半田蒸着ズレが生じても、電極間
の接続不良を100%確実に防止することができる技術
を提供することにある。
の接続不良を100%確実に防止することができる技術
を提供することにある。
本発明の他の目的は、蒸着された半田をウェットバック
した場合、バンプ配線端子に残った半田の高さ及び量を
ほぼ均一にすることできる技術を提供することにある。
した場合、バンプ配線端子に残った半田の高さ及び量を
ほぼ均一にすることできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を説明すれば、下記のとおりである。
要を説明すれば、下記のとおりである。
すなわち、フリップチップ型半導体装置において、半導
体チップを塔載する配線用基板に設けられたバンプ配線
端子の周りに、複数のプローブテスト用導体を配設し、
これらのプローブデス1〜用導体をプローブテスト用配
線パターンで接続したことにより、半田蒸着ズレが生じ
ても、電極間の接触不良を防止することができるように
したものである。
体チップを塔載する配線用基板に設けられたバンプ配線
端子の周りに、複数のプローブテスト用導体を配設し、
これらのプローブデス1〜用導体をプローブテスト用配
線パターンで接続したことにより、半田蒸着ズレが生じ
ても、電極間の接触不良を防止することができるように
したものである。
以下、本発明の構成について、実施例とともに説明する
。
。
なお、実施例を説明するための全回において、同一の機
能を有するものは同一の符号を付け、その繰り返しの説
明は省略する。
能を有するものは同一の符号を付け、その繰り返しの説
明は省略する。
第1図乃至第6図は、本発明の一実施例の半導体装置を
説明するための図であり、第1図は、その要部に半田を
蒸着した状態の平面図、第2図は、第1図のA−’A切
断線における断面図、第3図は、第1図のB−B切断線
における断面図、第4図(A)、(B)は、第3図及び
第2図に示す部分をウェットバックした状態の断面図、
第5図は、フリップチップ型半導体装置の概略全体構成
図、第6図は、本実施例の動作を説明するための要部平
面図である。
説明するための図であり、第1図は、その要部に半田を
蒸着した状態の平面図、第2図は、第1図のA−’A切
断線における断面図、第3図は、第1図のB−B切断線
における断面図、第4図(A)、(B)は、第3図及び
第2図に示す部分をウェットバックした状態の断面図、
第5図は、フリップチップ型半導体装置の概略全体構成
図、第6図は、本実施例の動作を説明するための要部平
面図である。
第1図乃至第6図において、1はパッケージ基板、2は
配線を施したマザーチップ(配線用基板)、3は半導体
チップ、4.4A、4Bは半田バンプ電極、4Cは半田
(Sb/Sn) 、5A、 5Bはマザーチップ2に設
けられている配線のバンプ配線端子であり、例えば、C
r / Cu / A 11等の半田にぬれやすい導電
体からなっている。6はプローブテスト用導体であり、
第1図に示すように、半導体チップ3を塔載するマザー
チップ2に設けられたバンプ配線端子5A及び5Bのそ
れぞれの周りの複数箇所に配設されている。これらのプ
ローブテスト用導体6をプローブテスト用配線パターン
6Aで電気的に接続されている。前記プローブテスト用
導体6及び配線パターン6Aは、例えば、Cr / C
u / A u等の半田にぬれやすい導電体からなって
いる。これらはバンプ配線端子5 A 45Bと同一マ
スクにより形成する。7はマザー−チップ2に設(プら
れたポンディングパッド、8A。
配線を施したマザーチップ(配線用基板)、3は半導体
チップ、4.4A、4Bは半田バンプ電極、4Cは半田
(Sb/Sn) 、5A、 5Bはマザーチップ2に設
けられている配線のバンプ配線端子であり、例えば、C
r / Cu / A 11等の半田にぬれやすい導電
体からなっている。6はプローブテスト用導体であり、
第1図に示すように、半導体チップ3を塔載するマザー
チップ2に設けられたバンプ配線端子5A及び5Bのそ
れぞれの周りの複数箇所に配設されている。これらのプ
ローブテスト用導体6をプローブテスト用配線パターン
6Aで電気的に接続されている。前記プローブテスト用
導体6及び配線パターン6Aは、例えば、Cr / C
u / A u等の半田にぬれやすい導電体からなって
いる。これらはバンプ配線端子5 A 45Bと同一マ
スクにより形成する。7はマザー−チップ2に設(プら
れたポンディングパッド、8A。
8Bはマザーチップ2に設けられた配線、9はリード、
10はボンディングワイヤ、11Δ及びjIBは測定器
の端子である。
10はボンディングワイヤ、11Δ及びjIBは測定器
の端子である。
本実施例のフリップチップ型半導体装置は、第5図に示
すように、1′、s体チップ1をマザーチップ2の上に
フリップチップ方式で堵・載し、ポンディングパッド7
とリード9をボンディングワイヤ10によって電気的に
接続した半尊体装置であって、前記マザーチップ2に、
第1図乃至第4図に示すように、バンブ配線端子5A及
び5Bのそれぞれの周りの複数箇所に、プローブテスト
用導体6を配設し、これらのブローブテスI・用心体6
をブローブテス1へ用配線パターン6Aで電気的に接続
したものである。
すように、1′、s体チップ1をマザーチップ2の上に
フリップチップ方式で堵・載し、ポンディングパッド7
とリード9をボンディングワイヤ10によって電気的に
接続した半尊体装置であって、前記マザーチップ2に、
第1図乃至第4図に示すように、バンブ配線端子5A及
び5Bのそれぞれの周りの複数箇所に、プローブテスト
用導体6を配設し、これらのブローブテスI・用心体6
をブローブテス1へ用配線パターン6Aで電気的に接続
したものである。
次に、本実施例に才9けるプローブテス1へに″つぃて
説明する。
説明する。
まず、マザーチップ2のLに、蒸着マスクを用して、第
1図乃至第3図に示すように、半日14Cの蒸着を行な
う。これにより、2つのバンブ配線端子5A、5Bの間
を短絡させる。この状態で、第6図に示すように、マザ
ーチップ2のポンディングパッド7A及び7Bに測定器
の端子11A及びIIBを接触してプローブテストを行
なうことにより、2つの配線8A及び8Bの導通チェッ
クを同時に行なう。
1図乃至第3図に示すように、半日14Cの蒸着を行な
う。これにより、2つのバンブ配線端子5A、5Bの間
を短絡させる。この状態で、第6図に示すように、マザ
ーチップ2のポンディングパッド7A及び7Bに測定器
の端子11A及びIIBを接触してプローブテストを行
なうことにより、2つの配線8A及び8Bの導通チェッ
クを同時に行なう。
さらに、ウェットバックを行なうことにより、半田4C
が丸くなり、第4図(A、) 、 (B)に示すよう
に、バンブ配線端子5Aと5Bが物理的電気的に分離さ
れて半田バンブ電極4A及び4Bが形成される。この状
態でポンディングパッド7A及び7Bに測定器の端子1
1A及びIIBを接触して、2つの半田バンブ電極4A
と4Bの間の短絡チックを行なう。前記ウェットバック
を行なったとき、バンブ配線端子5Aと5B上に残る半
田バンプの高さ及び量は、゛IL、田ブリツブリッジた
め均一 どなる。
が丸くなり、第4図(A、) 、 (B)に示すよう
に、バンブ配線端子5Aと5Bが物理的電気的に分離さ
れて半田バンブ電極4A及び4Bが形成される。この状
態でポンディングパッド7A及び7Bに測定器の端子1
1A及びIIBを接触して、2つの半田バンブ電極4A
と4Bの間の短絡チックを行なう。前記ウェットバック
を行なったとき、バンブ配線端子5Aと5B上に残る半
田バンプの高さ及び量は、゛IL、田ブリツブリッジた
め均一 どなる。
このように、半導体チップ3を塔載するマザーチップに
設+′j+−,れたバンブ配線端子5A及び513の周
りの複数箇所に、プローブテスト用導体6を配設し、こ
れらのプロー用心体1−用導体6をブローブテス1へ用
配線パターン6Aで電気的に接続することにより、半[
(1蒸着のズレが生じても、半田4Cはプローブテスト
用導体6及びプローブテスト用配線パターン6Aのどこ
かで接続されるので。
設+′j+−,れたバンブ配線端子5A及び513の周
りの複数箇所に、プローブテスト用導体6を配設し、こ
れらのプロー用心体1−用導体6をブローブテス1へ用
配線パターン6Aで電気的に接続することにより、半[
(1蒸着のズレが生じても、半田4Cはプローブテスト
用導体6及びプローブテスト用配線パターン6Aのどこ
かで接続されるので。
バンブ配線端子5Aと5Bは100%確実に電気的に接
続される。
続される。
また、ウェブ1−バックを行なったとき、バンブ配線端
子5Aと5B上に残る半田バンプの高さ及び量が均一に
なるので、リフロ一時に生じる接触不良が防11ユでき
る。
子5Aと5B上に残る半田バンプの高さ及び量が均一に
なるので、リフロ一時に生じる接触不良が防11ユでき
る。
また、プローブテス1−を容易に行なうことができ、か
つ、その作業能率を向−1ニさせることができる。
つ、その作業能率を向−1ニさせることができる。
また、プローブテスト用導体6及びプローブテスI・用
配線パターン6Aを用いて接続する半田バンブ電極の組
合せを選択することにより、テスト回数を低減すること
ができる。
配線パターン6Aを用いて接続する半田バンブ電極の組
合せを選択することにより、テスト回数を低減すること
ができる。
−8〜
また、第7図に示すように、前記プローブテスト用導体
6及びプローブテスト用配線パターン6Aの形状及び組
合せを工夫することにより、構成を簡単にすることがで
きる。
6及びプローブテスト用配線パターン6Aの形状及び組
合せを工夫することにより、構成を簡単にすることがで
きる。
なお、前記配線端子5A、5Bとプローブテスト用導体
6及びプローブテスト用配線パターン6Aを同一・金属
で形成することができるので、製造工程は増加しない。
6及びプローブテスト用配線パターン6Aを同一・金属
で形成することができるので、製造工程は増加しない。
以上説明したように、本願で開示した新規な技術手段に
よれば1次に述べるような効果髪得ることができる。
よれば1次に述べるような効果髪得ることができる。
(1)フリップチップ型半導体装置において、半導体チ
ップを塔載するマザーチップに設けられた配線端子の周
りの複数箇所に、プローブテスト用導体を配設し、これ
らのプロー用心体l−用導体をプローブテスト用配線パ
ターンで電気的に接続し。
ップを塔載するマザーチップに設けられた配線端子の周
りの複数箇所に、プローブテスト用導体を配設し、これ
らのプロー用心体l−用導体をプローブテスト用配線パ
ターンで電気的に接続し。
半田蒸着により所定のバンブ配線端子を短絡し、さらに
ウェブ1−バックして前記短絡をオープンすることが可
能な構造にしたことにより、半田蒸着のズレが生じても
、半田はプローブテスト用導体及びプローブデスl−用
配線パターンのどこかで接続されるので、バンプ配線端
子(電極)間を確実に電気的に接続することができる。
ウェブ1−バックして前記短絡をオープンすることが可
能な構造にしたことにより、半田蒸着のズレが生じても
、半田はプローブテスト用導体及びプローブデスl−用
配線パターンのどこかで接続されるので、バンプ配線端
子(電極)間を確実に電気的に接続することができる。
(2)前記(1)により、ウェットバックを行なったと
き、バンプ配線端子に残る半田バンプの高さ及び量を均
一にすることができるので、リフロ一時に生ずる接触不
良を防止することができる。
き、バンプ配線端子に残る半田バンプの高さ及び量を均
一にすることができるので、リフロ一時に生ずる接触不
良を防止することができる。
(3)前記(1)により、多数のバンブ電極を有するも
のであっても、プローブテストを容易に行うことができ
る。
のであっても、プローブテストを容易に行うことができ
る。
(4)前記(1)のプローブテスト用導体及びプローブ
テスト用配線パターンを用いて接続する半田バンプ電極
の組合せを選択することにより、テスト回数を低減する
ことができる。
テスト用配線パターンを用いて接続する半田バンプ電極
の組合せを選択することにより、テスト回数を低減する
ことができる。
(5)前記(1)のプローブテスト用導体及びプローブ
テスト用配線パターンを工夫することにより、テスト検
出率をさらに向上することができる。
テスト用配線パターンを工夫することにより、テスト検
出率をさらに向上することができる。
(6)前記(1)乃至(5)により、プローブテストを
正確に行なうことができ、かつその作業能率を向上させ
ることができる。
正確に行なうことができ、かつその作業能率を向上させ
ることができる。
以上、本発明を実施例にもとずき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
はいうまでもない。
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
はいうまでもない。
例えば、前記プローブテスト用導体の配置及び配線パタ
ーンの形状及び半田バンプ電極の接続組合せは、必要に
応じて種々選択し得ることはいうまでもない。
ーンの形状及び半田バンプ電極の接続組合せは、必要に
応じて種々選択し得ることはいうまでもない。
前記実施例ではマザーチップを配線基板としたが、これ
以外の基板にも本発明を適用できることは勿論である。
以外の基板にも本発明を適用できることは勿論である。
第1図乃至第5図は、本発明の一実施例の半導体装置を
説明するための図であり、 第1図は、その要部に半田を蒸着した状態の平面図、 第2図は、第1図のA−A切断線における断面図、 第3図は、第2図のB−B切断線における断面した状態
の平面図、 第5図は、フリップチップ型半導体装置の概略全体構成
図、 第6図は、本実施例の動作を説明するための要部平面図
、 第7図は1本発明のプローブテスト用導体及び配線パタ
ーンの他の実施例の構成を示す平面図、第8図乃至第1
0図は、本発明に係る半導体装置プローブテストの問題
点を説明するための図である。 図中、1・・・パッケージ基板、2・・・マザーチップ
、3・・・半導体チップ、4,4A、4B・・・半田バ
ンプ電極、4C・・・半田、5A、5B・・・バンプ配
線端子、6・・・プローブテスト用導体、プローブテス
ト用配線パターン、7・・・ポンディングパッド、8A
、8B・・・配線、9・・・リード、10・・・ボンデ
ィングワイヤ、11・・・測定器の端子である。
説明するための図であり、 第1図は、その要部に半田を蒸着した状態の平面図、 第2図は、第1図のA−A切断線における断面図、 第3図は、第2図のB−B切断線における断面した状態
の平面図、 第5図は、フリップチップ型半導体装置の概略全体構成
図、 第6図は、本実施例の動作を説明するための要部平面図
、 第7図は1本発明のプローブテスト用導体及び配線パタ
ーンの他の実施例の構成を示す平面図、第8図乃至第1
0図は、本発明に係る半導体装置プローブテストの問題
点を説明するための図である。 図中、1・・・パッケージ基板、2・・・マザーチップ
、3・・・半導体チップ、4,4A、4B・・・半田バ
ンプ電極、4C・・・半田、5A、5B・・・バンプ配
線端子、6・・・プローブテスト用導体、プローブテス
ト用配線パターン、7・・・ポンディングパッド、8A
、8B・・・配線、9・・・リード、10・・・ボンデ
ィングワイヤ、11・・・測定器の端子である。
Claims (1)
- 【特許請求の範囲】 1、フリップチップ型半導体装置において、半導体チッ
プを塔載する配線用基板に設けられたバンプ配線端子の
周りに、複数のプローブテスト用導体を配設し、これら
のプローブテスト用導体を配線パターンで接続したこと
を特徴とする半導体装置。 2、前記配線用基板として半導体配線基板を用いたこと
を特徴とする特許請求の範囲第1項記載の半導体装置。 3、前記プローブテスト用導体及び配線パタンを、半田
蒸着により所定のバンプ配線端子を短絡し、さらにウェ
ットバックすることにより前記短絡をオープンし、テス
ト回数を低減することが可能な構造にしたことを特徴と
する特許請求の範囲第1項又は第2項記載の半導体装置
。 4、前記基板に設けられた配線を用いて、短絡されるバ
ンプ配線端子を選択することにより、テスト回数を低減
することが可能な構造にしたことを特徴とする特許請求
の範囲第1項又は第2項記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15815985A JPS6220341A (ja) | 1985-07-19 | 1985-07-19 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15815985A JPS6220341A (ja) | 1985-07-19 | 1985-07-19 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6220341A true JPS6220341A (ja) | 1987-01-28 |
Family
ID=15665557
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15815985A Pending JPS6220341A (ja) | 1985-07-19 | 1985-07-19 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6220341A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03273635A (ja) * | 1990-03-23 | 1991-12-04 | Fuji Electric Co Ltd | バンプ電極を備えた半導体装置 |
US5257709A (en) * | 1988-03-29 | 1993-11-02 | Dai Nippon Insatsu Kabushiki Kaisha | Container provided with metallic cover and method and apparatus for manufacturing the same |
JP2002192273A (ja) * | 2000-12-26 | 2002-07-10 | Mitsubishi Materials Corp | リフター圧測定装置 |
KR100586697B1 (ko) * | 2003-12-12 | 2006-06-08 | 삼성전자주식회사 | 솔더 조인트 특성이 개선된 반도체 패키지 |
-
1985
- 1985-07-19 JP JP15815985A patent/JPS6220341A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5257709A (en) * | 1988-03-29 | 1993-11-02 | Dai Nippon Insatsu Kabushiki Kaisha | Container provided with metallic cover and method and apparatus for manufacturing the same |
US5584634A (en) * | 1988-03-29 | 1996-12-17 | Dai Nippon Insatsu Kabushiki Kaisha | Container provided with metallic cover and method and apparatus for manufacturing the same |
JPH03273635A (ja) * | 1990-03-23 | 1991-12-04 | Fuji Electric Co Ltd | バンプ電極を備えた半導体装置 |
JP2002192273A (ja) * | 2000-12-26 | 2002-07-10 | Mitsubishi Materials Corp | リフター圧測定装置 |
KR100586697B1 (ko) * | 2003-12-12 | 2006-06-08 | 삼성전자주식회사 | 솔더 조인트 특성이 개선된 반도체 패키지 |
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