JPS6179240A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6179240A JPS6179240A JP19962484A JP19962484A JPS6179240A JP S6179240 A JPS6179240 A JP S6179240A JP 19962484 A JP19962484 A JP 19962484A JP 19962484 A JP19962484 A JP 19962484A JP S6179240 A JPS6179240 A JP S6179240A
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- JP
- Japan
- Prior art keywords
- wiring
- chip
- semiconductor device
- semiconductor
- probe test
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
r技術分野)
本発明は、半導体装置に係り、特に、複数の半導体チッ
プを塔載したマルチチップ型半導体装置におけるプロー
ブナス1−技術手段に適用して有効な技術に関するもの
である・ 〔背景技術〕 マルチチップ型半導体装置は、シリコン配線基板(以下
、マザーチップという)上にフリ・ノブチップ方式のフ
ェイスダウンボンディングにより、半導体チップを多数
実装する。このため、電極数が、例えば、100乃至3
00個にもなる。
プを塔載したマルチチップ型半導体装置におけるプロー
ブナス1−技術手段に適用して有効な技術に関するもの
である・ 〔背景技術〕 マルチチップ型半導体装置は、シリコン配線基板(以下
、マザーチップという)上にフリ・ノブチップ方式のフ
ェイスダウンボンディングにより、半導体チップを多数
実装する。このため、電極数が、例えば、100乃至3
00個にもなる。
このように電極数が多くなると、マザーチップに設けら
れた配線数も多くなり、その配線の断線等を試験するプ
ローブテストが非常に困難であった。
れた配線数も多くなり、その配線の断線等を試験するプ
ローブテストが非常に困難であった。
なお1階層構造髪利用したシリコン・オン・シリコン方
式のマルチチップ型半導体装置、すなわち、マザーチッ
プを用いたマルチチップ型半導体装置は、日経マグロウ
ヒル社発行[日経エレクトロニクスJ、1984年6月
11日号、n o、2、P136に記載されている。
式のマルチチップ型半導体装置、すなわち、マザーチッ
プを用いたマルチチップ型半導体装置は、日経マグロウ
ヒル社発行[日経エレクトロニクスJ、1984年6月
11日号、n o、2、P136に記載されている。
本発明の目的は、マザーチップ4二に設けられている配
線のプローブテストを容易に行うことができる技術を提
供することにある。
線のプローブテストを容易に行うことができる技術を提
供することにある。
本発明の他の目的は、マルチチップ型半導体装置におい
て、マザーチップ上に設けられている配線のプローブテ
ストの作業能率を向上させることができる技術を提供す
ることにある。
て、マザーチップ上に設けられている配線のプローブテ
ストの作業能率を向上させることができる技術を提供す
ることにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
[発明の概要]
本願において開示される発明のうち、代表的なものの概
要を簡111に説明すれば、下記のとおりである。
要を簡111に説明すれば、下記のとおりである。
すなオ)ち、半導体チップを塔載するマザーチップに半
導体チップよりも少し小さい配線短絡用部材及び短絡配
線を配設し、プローブテスト後に前記短絡配線と配線と
を切り離す構成にすることにより、マザーチップLに設
けられている配線のプローブテストを容易に行うことが
でき、かつ、その作業能率を向−卜させることができる
ようにしたものである。
導体チップよりも少し小さい配線短絡用部材及び短絡配
線を配設し、プローブテスト後に前記短絡配線と配線と
を切り離す構成にすることにより、マザーチップLに設
けられている配線のプローブテストを容易に行うことが
でき、かつ、その作業能率を向−卜させることができる
ようにしたものである。
以下、本発明の構成について、実施例とともに説明する
。
。
なお、全回において、同一の機能を有するものは同一の
符号を付け、その繰り返しの説明は省略する。
符号を付け、その繰り返しの説明は省略する。
第1図乃至第3図は、本発明の一実施例の半導体装置を
説明するための図であり、第1図は、その半導体装置の
リードピン及び配線を省略した全体概略構成を示す斜視
図、第2図は、その半導体装置のマザーチップ−Lに設
けられている配線パターンを示す平面図、第3図は、第
1図に示す配線パターンを短絡用部材及び短絡配線で短
絡した状態を示す平面図である。
説明するための図であり、第1図は、その半導体装置の
リードピン及び配線を省略した全体概略構成を示す斜視
図、第2図は、その半導体装置のマザーチップ−Lに設
けられている配線パターンを示す平面図、第3図は、第
1図に示す配線パターンを短絡用部材及び短絡配線で短
絡した状態を示す平面図である。
第1図において、1はパッケージ基板、2は配線を施し
たマザーチップ、3は半導体チップである。
たマザーチップ、3は半導体チップである。
第2図及び第3図において、4はマザーチップ=3−
2トに設けられている配線であり、信号線、電源線、グ
ランド線等からなっている3、この配線4は例えばアル
ミニウム(AQ)、銅(Cu )等の金属線を用いる。
ランド線等からなっている3、この配線4は例えばアル
ミニウム(AQ)、銅(Cu )等の金属線を用いる。
P、乃至P8及びQ、乃至Q12は配線端子(パッド)
、5はマザチップ2上に設けられた配線短絡用部材であ
り、半導体チップ3よりも少し小さい面積になっている
。配線短絡部材5は、例えばアルミニウム(AQ)、銅
(Cu )等の金属薄膜を用いる。この配線短絡用部材
5の形状は、例えば四角形2円形、リング状等の短絡さ
れた形のものであればどのようなものでもよい。
、5はマザチップ2上に設けられた配線短絡用部材であ
り、半導体チップ3よりも少し小さい面積になっている
。配線短絡部材5は、例えばアルミニウム(AQ)、銅
(Cu )等の金属薄膜を用いる。この配線短絡用部材
5の形状は、例えば四角形2円形、リング状等の短絡さ
れた形のものであればどのようなものでもよい。
(iは短絡配線であり、例えばアルミニウム線、銅線等
を金属線を用いる。7は測定器の端子である。
を金属線を用いる。7は測定器の端子である。
まず、第3図に示すように、プローブデスl−用配線短
絡用部材5及び配線6をマザーチップ2」二に設けて全
部の配線4を短絡させておく。次に、配線端子P I
P2 、P2 P3 、P+ Ps ・・・に81
す定器の端子7を当ててそれらの導通テス1へを行う。
絡用部材5及び配線6をマザーチップ2」二に設けて全
部の配線4を短絡させておく。次に、配線端子P I
P2 、P2 P3 、P+ Ps ・・・に81
す定器の端子7を当ててそれらの導通テス1へを行う。
これらの導通が確認された後に、一点鎖線Aで囲まれた
個所、すなわち、短絡配線6の一4一 部をエツチング等で取り除いて各配線間を非導通にする
。その後、配線端子PI P2.P2 P3、P+
Pa ・・・に測定器の端子7を当ててそれらの導
通がないことを確認する。
個所、すなわち、短絡配線6の一4一 部をエツチング等で取り除いて各配線間を非導通にする
。その後、配線端子PI P2.P2 P3、P+
Pa ・・・に測定器の端子7を当ててそれらの導
通がないことを確認する。
前述のように配線短絡用部材5及び短絡配線6をあらか
じめマザーチップ2上に設けておくことにより、プロー
ブテス1〜を短時間で容易に行うことができるので、そ
の作業能率を向」ニさせることができる。
じめマザーチップ2上に設けておくことにより、プロー
ブテス1〜を短時間で容易に行うことができるので、そ
の作業能率を向」ニさせることができる。
なお、前記配線短絡用部材5及び短絡配線6の形成工程
は、それと配線4を同一金属とすることにより、配線4
を形成する時に同時に形成することができるので、製造
工程は増加しない。
は、それと配線4を同一金属とすることにより、配線4
を形成する時に同時に形成することができるので、製造
工程は増加しない。
以上説明したように、本願で開示した新規な技術によれ
ば、次に述べるような効果を得ることができる。
ば、次に述べるような効果を得ることができる。
(1)半導体チップを塔載するマザーチップに半導体チ
ップよりも少し小さい配線短絡用部材及び短絡配線を配
設し、プローブテスト後に前記短絡配線と配線とを明り
淵す構成にすることによll、マザーチップ1−に設け
られている配線のプL1−ブテス1へを短時間で容易に
fiうことかできる。
ップよりも少し小さい配線短絡用部材及び短絡配線を配
設し、プローブテスト後に前記短絡配線と配線とを明り
淵す構成にすることによll、マザーチップ1−に設け
られている配線のプL1−ブテス1へを短時間で容易に
fiうことかできる。
(2)前記(])により、ブローブテス1−の作業能率
を向1−.させることかできる。
を向1−.させることかできる。
以上、本発明を実施例にもとすき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更11「能である
ことはいうまでもない。
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更11「能である
ことはいうまでもない。
例えば、前記プローブテスト用配線のパターンの形状は
、必要に応じて種々選釈し得ることはいうまでもない。
、必要に応じて種々選釈し得ることはいうまでもない。
前記実施例ではマザーチップを配線基板としたが、これ
以外の基板にも本発明を適用できることは勿論である。
以外の基板にも本発明を適用できることは勿論である。
。
第1図乃至第3図は、本発明の一実施例の半導体装置を
説明するための図であり、 第1図は、その半導体装置のリードピン及び配線を省略
した全体概略構成を示す斜視図、第2図は、その半導体
装置のマザーチップ−にに設けられている配線パターン
を示す平面図、第3図は、第1図に示す配線パターンを
短絡用部材及び短絡配線で短絡した状態を示す平面図で
ある。 図中、■・・・パッケージ基板、2・マザーチップ、3
・・・半導体チップ、4・・配線、5・・・配線短絡用
部材、6・短絡配線、7・・・測定器の端子、P+乃至
Pa、Q+乃至Q10 ・配線端子(パッド)である。 第 2 図
説明するための図であり、 第1図は、その半導体装置のリードピン及び配線を省略
した全体概略構成を示す斜視図、第2図は、その半導体
装置のマザーチップ−にに設けられている配線パターン
を示す平面図、第3図は、第1図に示す配線パターンを
短絡用部材及び短絡配線で短絡した状態を示す平面図で
ある。 図中、■・・・パッケージ基板、2・マザーチップ、3
・・・半導体チップ、4・・配線、5・・・配線短絡用
部材、6・短絡配線、7・・・測定器の端子、P+乃至
Pa、Q+乃至Q10 ・配線端子(パッド)である。 第 2 図
Claims (4)
- 1.半導体チップを塔載する配線用基板に半導体チップ
よりも少し小さい配線短絡用部材及び短絡配線を配設し
、プローブテスト後に前記短絡配線と配線とを切り離す
構造にしたことを特徴とする半導体装置。 - 2.前記配線用基板として半導体配線基板を用いたこと
を特徴とする特許請求の範囲第1項記載の半導体装置。 - 3.前記プローブテスト用配線と配線とを同時に形成可
能な構造にしたことを特徴とする特許請求の範囲第1項
又は第2項記載の半導体装置。 - 4.前記基板に複数の半導体チップを塔載したことを特
徴とする特許請求の範囲第1項又は第2項記載の半導体
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19962484A JPS6179240A (ja) | 1984-09-26 | 1984-09-26 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19962484A JPS6179240A (ja) | 1984-09-26 | 1984-09-26 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6179240A true JPS6179240A (ja) | 1986-04-22 |
Family
ID=16410942
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19962484A Pending JPS6179240A (ja) | 1984-09-26 | 1984-09-26 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6179240A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7148503B2 (en) | 2000-10-05 | 2006-12-12 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device, function setting method thereof, and evaluation method thereof |
-
1984
- 1984-09-26 JP JP19962484A patent/JPS6179240A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7148503B2 (en) | 2000-10-05 | 2006-12-12 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device, function setting method thereof, and evaluation method thereof |
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