JPS63115382A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63115382A JPS63115382A JP26226486A JP26226486A JPS63115382A JP S63115382 A JPS63115382 A JP S63115382A JP 26226486 A JP26226486 A JP 26226486A JP 26226486 A JP26226486 A JP 26226486A JP S63115382 A JPS63115382 A JP S63115382A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 239000012535 impurity Substances 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 abstract description 37
- 239000010703 silicon Substances 0.000 abstract description 37
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 36
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 12
- 230000000694 effects Effects 0.000 abstract description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 2
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 2
- 239000011574 phosphorus Substances 0.000 abstract description 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 229920005591 polysilicon Polymers 0.000 description 11
- 238000009792 diffusion process Methods 0.000 description 8
- 238000005468 ion implantation Methods 0.000 description 5
- 229910052785 arsenic Inorganic materials 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- JZUFKLXOESDKRF-UHFFFAOYSA-N Chlorothiazide Chemical compound C1=C(Cl)C(S(=O)(=O)N)=CC2=C1NCNS2(=O)=O JZUFKLXOESDKRF-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- -1 arsenic ions Chemical class 0.000 description 1
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052500 inorganic mineral Inorganic materials 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000011707 mineral Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＭＯ８型電界効果トランジスタ（以下ＭＯ８Ｆ
ＥＴと記す）の新規な構造に関する。
ＥＴと記す）の新規な構造に関する。
従来の技術
従来のＭＯＳＦＥＴは、第３図の斜視図に示すように、
シリコン基板１１上に、ゲート酸化膜１２およびポリシ
リコン膜などからなるゲート電極１３と、逆導電型の不
純物拡散層からなるソース１４およびドレイン１５とを
形成することで構成されている。第３図に示したＭＯＳ
ＦＥＴにおいて、チャンネル長はゲート電極１３の幅Ｌ
（ゲート長）および不純物拡散層１４．１５の拡散深さ
で決定されるが、実際上はゲート長で制御している。一
方、チャンネル幅Ｗは不純物拡散層１４゜１５の幅で決
定される。
シリコン基板１１上に、ゲート酸化膜１２およびポリシ
リコン膜などからなるゲート電極１３と、逆導電型の不
純物拡散層からなるソース１４およびドレイン１５とを
形成することで構成されている。第３図に示したＭＯＳ
ＦＥＴにおいて、チャンネル長はゲート電極１３の幅Ｌ
（ゲート長）および不純物拡散層１４．１５の拡散深さ
で決定されるが、実際上はゲート長で制御している。一
方、チャンネル幅Ｗは不純物拡散層１４゜１５の幅で決
定される。
発明が解決しようとする問題点
これまでＭＯ８ＬＳＩの高集積化は、それを構成する各
ＭＯ８ＦＥＴの寸法を縮小することによって達成されて
きた。
ＭＯ８ＦＥＴの寸法を縮小することによって達成されて
きた。
しかしながら、ＭＯＳＦＥＴは、寸法縮小による微細化
（特にゲート長しの縮小）にともない、ショートチャン
ネル効果、ホットキャリアによる信頼性劣化、ドレイン
耐圧の低下等が問題になっている。
（特にゲート長しの縮小）にともない、ショートチャン
ネル効果、ホットキャリアによる信頼性劣化、ドレイン
耐圧の低下等が問題になっている。
第３図に示した従来のＭＯＳＦＥＴでは、微細化、つま
り素子面積の縮小に、ゲート長し、チャンネル幅Ｗの縮
小が必須であり、したがって上述した問題点を避けるこ
とは不可能であった。
り素子面積の縮小に、ゲート長し、チャンネル幅Ｗの縮
小が必須であり、したがって上述した問題点を避けるこ
とは不可能であった。
問題点を解決するための手段
本発明は、上記欠点を解決するためになされたものであ
り、半導体基板上に、急峻な段差を有する台地状部が形
成されてあり、同台地状部の側壁部にはゲート電極が形
成されてあり、さらに前記台地状の半導体の頂部と下段
部とに、それぞれ、ソース、ドレインの各領域をなす不
純物領域が形成された半導体装置である。
り、半導体基板上に、急峻な段差を有する台地状部が形
成されてあり、同台地状部の側壁部にはゲート電極が形
成されてあり、さらに前記台地状の半導体の頂部と下段
部とに、それぞれ、ソース、ドレインの各領域をなす不
純物領域が形成された半導体装置である。
作用
本発明の半導体装置では、台地状の半導体の側壁部にゲ
ート電極が形成されており、ゲート長は台地状の半導体
の高さによって決定されるので、ゲート長を縮小するこ
となしに素子の平面的な縮小が可能である。また、台地
状の半導体の周囲長が台地状の半導体１個当りのチャン
ネル幅になり、さらにこれらの台地状の半導体が複数で
、各ゲート電極がお互いに連結されていると、全チャン
ネル幅は１個当りのチャンネル幅の複数倍きなる。
ート電極が形成されており、ゲート長は台地状の半導体
の高さによって決定されるので、ゲート長を縮小するこ
となしに素子の平面的な縮小が可能である。また、台地
状の半導体の周囲長が台地状の半導体１個当りのチャン
ネル幅になり、さらにこれらの台地状の半導体が複数で
、各ゲート電極がお互いに連結されていると、全チャン
ネル幅は１個当りのチャンネル幅の複数倍きなる。
実施例
本発明をｎチャンネル型ＭＯ３ＦＥＴに適用した一実施
例を第１図ａ−ｃに示す。第１図ａは平面図、同図すお
よびＣはそれぞれ同図ａにおけるＸ−Ｘ’、Ｙ−Ｙ’の
断面図である。
例を第１図ａ−ｃに示す。第１図ａは平面図、同図すお
よびＣはそれぞれ同図ａにおけるＸ−Ｘ’、Ｙ−Ｙ’の
断面図である。
本発明のＭＯＳＦＥＴは、ｐ型のシリコン基板１と同基
板上に複数個形成された一辺の長さがＳ、高さがＬの台
地状のｐ型シリコン６と、同台地状のｐ型シリコン６の
側壁に形成されたゲート酸化膜２と同酸化膜上に形成さ
れたリンをドープしたポリシリコンからなるゲート電極
３と、ｐ型シリコン基板１の表面に形成されたｎ中波散
層からなるソース４および台地状のｐ型シリコン６の表
面に形成されたｎ中波散層からなるドレイン６とで構成
された縦型のＭＯＳＦＥＴである。
板上に複数個形成された一辺の長さがＳ、高さがＬの台
地状のｐ型シリコン６と、同台地状のｐ型シリコン６の
側壁に形成されたゲート酸化膜２と同酸化膜上に形成さ
れたリンをドープしたポリシリコンからなるゲート電極
３と、ｐ型シリコン基板１の表面に形成されたｎ中波散
層からなるソース４および台地状のｐ型シリコン６の表
面に形成されたｎ中波散層からなるドレイン６とで構成
された縦型のＭＯＳＦＥＴである。
第１図ａに示すように、ＭＯＳＦＥＴが形成されている
台地状のｐ型シリコン６は間隔Ｖで一列に形成されてお
り、この間隔Ｖとゲート電極３の厚さＴとの関係が、Ｖ
＜２Ｔとなるように、間隔Ｖおよびゲート電極の厚さＴ
を制御しである。
台地状のｐ型シリコン６は間隔Ｖで一列に形成されてお
り、この間隔Ｖとゲート電極３の厚さＴとの関係が、Ｖ
＜２Ｔとなるように、間隔Ｖおよびゲート電極の厚さＴ
を制御しである。
本実施例に示したＭＯＳＦＥＴのゲート長は台地状のｐ
型シリコン６の高さして決定され、またチャンネル幅は
１個の台地状のｐ型シリコン当り４Ｓで、第１図では台
地状のｐ型シリコン６が３個あるので総チヤンネル幅は
４ＳＸ３＝１２８となる。
型シリコン６の高さして決定され、またチャンネル幅は
１個の台地状のｐ型シリコン当り４Ｓで、第１図では台
地状のｐ型シリコン６が３個あるので総チヤンネル幅は
４ＳＸ３＝１２８となる。
なお、本実施例では、台地状のｐ型シリコンの平面形状
を大きさの等しい正方形、台地状のｐ型シリコンの配列
を一直線、台地状のｐ型シリコンの個数を３個としてい
るが、これら以外の形状。
を大きさの等しい正方形、台地状のｐ型シリコンの配列
を一直線、台地状のｐ型シリコンの個数を３個としてい
るが、これら以外の形状。
配列および個数であっても良いことはもちろんである。
次に本発明のＭＯＳＦＥＴの製造方法の一実施例を第２
図ａ−ｄの工程順断面図を参照して説明する。
図ａ−ｄの工程順断面図を参照して説明する。
第２図ａに示すようにｐ型シリコン基板１上にフォトレ
ジスト７をパターンユング後、反応性イオンエツチング
によってシリコン基板１をエツチングして、高さ約１μ
ｍ程度の台地状のｐ型シリコン６を形成する。
ジスト７をパターンユング後、反応性イオンエツチング
によってシリコン基板１をエツチングして、高さ約１μ
ｍ程度の台地状のｐ型シリコン６を形成する。
次にフォトレジスト７を除去後、イオン注入法によって
ヒ素イオンを加速エネルギ約３０Ｋｅｖ、ドーズ量的３
Ｘ １０１５ｃｍ−２の条件でシリコン基板１の表面
およびｐ型シリコン６の表面に注入し、約９００℃の熱
処理を施して、注入したヒ素を活性化および拡散させて
、第２図すに示したようなｎ＋拡散層からなるソース４
およびドレイン５を形成する。本実施例ではヒ素イオン
注入の注入方向をシリコン基板表面に垂直な方向に設定
することで、台地状のｐ型シリコン６の側壁部へのイオ
ン注入を防止しているが、イオン注入前に、同側壁部に
のみ窒化シリコン膜などのザイドウォールを形成するこ
とによっても側壁部へのイオン注入を防止することは可
能である。
ヒ素イオンを加速エネルギ約３０Ｋｅｖ、ドーズ量的３
Ｘ １０１５ｃｍ−２の条件でシリコン基板１の表面
およびｐ型シリコン６の表面に注入し、約９００℃の熱
処理を施して、注入したヒ素を活性化および拡散させて
、第２図すに示したようなｎ＋拡散層からなるソース４
およびドレイン５を形成する。本実施例ではヒ素イオン
注入の注入方向をシリコン基板表面に垂直な方向に設定
することで、台地状のｐ型シリコン６の側壁部へのイオ
ン注入を防止しているが、イオン注入前に、同側壁部に
のみ窒化シリコン膜などのザイドウォールを形成するこ
とによっても側壁部へのイオン注入を防止することは可
能である。
次に第２図Ｃに示すように、シリコン基板１に９００℃
の熱酸化を施し、膜厚約２００人のゲート酸化膜２を形
成する。次に周知の減圧ＣＶＤ法によってリンを約ＩＱ
２０ｃｍ−３程度ドープしたポリシリコン膜３を形成す
る。このとき、ポリシリコン膜３の膜厚は、隣接する台
地状のｐ型シリコン６間の隙間がポリシリコン膜３で埋
め尽くされるように設定する必要がある。本実施例の場
合は、台地状のｐ型シリコン６の間隔が０．８μｍに対
して、ポリシリコン膜３の膜厚は０．４５μｍであるの
で、台地状のｐ型シリコン６間の隙間は第２図Ｃに示す
ようにポリシリコン膜３で完全に埋め込まれている。
の熱酸化を施し、膜厚約２００人のゲート酸化膜２を形
成する。次に周知の減圧ＣＶＤ法によってリンを約ＩＱ
２０ｃｍ−３程度ドープしたポリシリコン膜３を形成す
る。このとき、ポリシリコン膜３の膜厚は、隣接する台
地状のｐ型シリコン６間の隙間がポリシリコン膜３で埋
め尽くされるように設定する必要がある。本実施例の場
合は、台地状のｐ型シリコン６の間隔が０．８μｍに対
して、ポリシリコン膜３の膜厚は０．４５μｍであるの
で、台地状のｐ型シリコン６間の隙間は第２図Ｃに示す
ようにポリシリコン膜３で完全に埋め込まれている。
次に第２図ｄに示すように、ポリシリコン膜３に異方性
エツチングを施して、ソース４上およびドレイン５上の
ポリシリコン膜を除去し、台地状のｐ型シリコン６の側
壁部にのみポリシリコン膜を残してゲート電極３とする
ことによって本発明のＭＯＳＦＥＴが完成する。第２図
ｄの断面図では明確ではないが、ゲート電極３は第１図
ａに示すように、３個の台地状のｐ型シリコン６の周囲
を取巻いて形成されている。
エツチングを施して、ソース４上およびドレイン５上の
ポリシリコン膜を除去し、台地状のｐ型シリコン６の側
壁部にのみポリシリコン膜を残してゲート電極３とする
ことによって本発明のＭＯＳＦＥＴが完成する。第２図
ｄの断面図では明確ではないが、ゲート電極３は第１図
ａに示すように、３個の台地状のｐ型シリコン６の周囲
を取巻いて形成されている。
発明の効果
以上の説明から明らかなように本発明によると、一定の
ゲート長を維持して、素子の平面的な縮小が可能なので
、ショートチャンネル効果に強く、且つ小面積でありな
がら電流駆動能力の高いＭＯＳＦＥＴを実現できる効果
を有する。
ゲート長を維持して、素子の平面的な縮小が可能なので
、ショートチャンネル効果に強く、且つ小面積でありな
がら電流駆動能力の高いＭＯＳＦＥＴを実現できる効果
を有する。
る半導体装置の要部の平面図、および、それぞれＸ−Ｘ
’、Ｙ−Ｙ’の各断面図、第２図ａ−ｄは本発明実施例
のＭＯＳＦＥＴを製造するときの工程順断面図、第３図
は従来のＭＯＳＦＥＴの斜視図である。 １・・・・・・シリコン基板、２・・・・・・ゲート酸
化膜、３・・・・・・ゲート電極（ポリシリコン膜〉、
４・・・・・・ソース（ｎ生鉱散層）、５・・・・・・
ドレイン（ｎ＋拡散層）、６・・・・・・台地状のｐ型
シリコン。 代理人の氏名 弁理士 中尾敏男 ほか１名−へ 始 第２図 １１−ｍ−シリコン４に４文 第３図 １４−ンース ｔｓ−Ｆレイン −、ＪＬ 日 ／Ｚ ／／
’、Ｙ−Ｙ’の各断面図、第２図ａ−ｄは本発明実施例
のＭＯＳＦＥＴを製造するときの工程順断面図、第３図
は従来のＭＯＳＦＥＴの斜視図である。 １・・・・・・シリコン基板、２・・・・・・ゲート酸
化膜、３・・・・・・ゲート電極（ポリシリコン膜〉、
４・・・・・・ソース（ｎ生鉱散層）、５・・・・・・
ドレイン（ｎ＋拡散層）、６・・・・・・台地状のｐ型
シリコン。 代理人の氏名 弁理士 中尾敏男 ほか１名−へ 始 第２図 １１−ｍ−シリコン４に４文 第３図 １４−ンース ｔｓ−Ｆレイン −、ＪＬ 日 ／Ｚ ／／
Claims (1)
- 半導体基板上に急峻な段差の台地状部を有し、前記台地
状部の頂部および下段部に逆導電形の不純物領域、前記
台地状部の側壁部に、絶縁膜を介して、電極層をそなえ
たことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26226486A JPS63115382A (ja) | 1986-11-04 | 1986-11-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26226486A JPS63115382A (ja) | 1986-11-04 | 1986-11-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63115382A true JPS63115382A (ja) | 1988-05-19 |
Family
ID=17373368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26226486A Pending JPS63115382A (ja) | 1986-11-04 | 1986-11-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63115382A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0217675A (ja) * | 1988-07-06 | 1990-01-22 | Toshiba Corp | 半導体装置 |
| JPH0254968A (ja) * | 1988-08-19 | 1990-02-23 | Fuji Electric Co Ltd | 伝導度変調型ｍｏｓｆｅｔ |
| JP2012023305A (ja) * | 2010-07-16 | 2012-02-02 | Elpida Memory Inc | 半導体装置および半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58164265A (ja) * | 1982-03-23 | 1983-09-29 | Fujitsu Ltd | 半導体装置およびその製造方法 |
-
1986
- 1986-11-04 JP JP26226486A patent/JPS63115382A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58164265A (ja) * | 1982-03-23 | 1983-09-29 | Fujitsu Ltd | 半導体装置およびその製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0217675A (ja) * | 1988-07-06 | 1990-01-22 | Toshiba Corp | 半導体装置 |
| JPH0254968A (ja) * | 1988-08-19 | 1990-02-23 | Fuji Electric Co Ltd | 伝導度変調型ｍｏｓｆｅｔ |
| JP2012023305A (ja) * | 2010-07-16 | 2012-02-02 | Elpida Memory Inc | 半導体装置および半導体装置の製造方法 |
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