JPS61125084A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に関するものであり、特
に、絶縁ゲート型電界効果トランジスタ（以下１ＭｒＳ
ＦＥＴという）を備えた半導体集積回路装置に適用して
有効な技術に関するものである。

［背景技術］ 半導体集積回路装置を構成するＭＩＳＦＥＴは、高集積
化による短チヤネル効果を抑制するために、所謂、Ｌ　
Ｄ　Ｄ　（Ｌ　ｉｇｈｔ、ｌｙ旦ｏｐｅｄ旦ｒａｉｎ）
構造を採用する傾向にある。このＭＩＳＦＥＴは、実質
的なソース領域又はドレイン領域とチャネルが形成され
る領域との間に、それ、らよりも低い不純物濃度の半導
体領域（ＬＤＤ部）を設けたものである。

前記半導体領域は、ソース領域又はドレイン領域の一部
となり、チャネルが形成される領域への不純物の拡散距
離が小さいので、実効チャネル長を充分に保持できる特
徴がある。また、半導体領域は、半導体基板又はウェル
領域との低い不純物濃度のｐｎ接合を形成しているので
、ドレイン領域近傍における電界強度を緩和し、ホット
キャリアを抑制することができる。

しかしながら、かかる技術における検討の結果、本発明
者は、ＬＤＤ構造のＭ　Ｉ　Ｓ　ＦＥＴを形成するため
にゲート電極の両側部に不純物導入用マスクを形成する
必要があるので、チャネル長方向の面積が増大し、集積
度の妨またげになるという問題点を見出した。

また１本発明者は、半導体領域の不純物濃度が低く、ト
ランスコンダクタンス（ｇｍ）を低下させるので、ＭＩ
ＳＦＥＴの駆動能力を低下させるという問題点を見出し
た。

なお、ＬＤＤ構造のＭ　Ｉ　Ｓ　ＦＥＴを備えた半導体
集積回路装置の製造方法は、例えば、特開昭５７−９７
６７６号公報に記載されている。

［発明の目的］ 本発明の目的は、Ｍ　ｒ　Ｓ　ＦＥＴを備えた半導体集
積回路装置において、その集積度を向上することが可能
な技術を提供することにある。

本発明の他の目的は、Ｍ　Ｉ　Ｓ　ＦＥＴを備えた半導
体集積回路装置において、前記Ｍ　Ｉ　Ｓ　ＦＥＴの駆
動能力を向上することが可能な技術を提供することにあ
る。

本発明の前記ならびにその他の目的と新規な特徴は、本
明Ｒａ書の記述及び添付図面によって明らかになるであ
ろう。

［発明の概要］ □ 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、半導体基板に細孔又は細溝を設け。

該細孔又は細溝にゲート電極を設け、該ゲート電極の両
側部の半導体基板主面部に、実質的なソース領域又はド
レイン領域と、それらの下部の半導体基板の主面部に、
ＬＤＤ部となるソース領域又はドレイン領域を設けてＬ
ＤＤ構造のＭＴＳＦＥＴを構成する。

これによって、実質的なソース領域又はドレイン領域に
要する面積内でＬＤＤ部を構成することができるので、
ＭＩＳＦＥＴの占有面積を縮小し、半導体集積回路装置
の集積度を向上することができる。

また、前記ゲート電極によってＬＤＤ部の主面部にチャ
ネルを形成することができるので、ソース領域とドレイ
ン領域との間のトランスコンダクタンスの低下を抑制し
、ＭＩＳＦＥＴの駆動能力を向上することができる。

以下、本発明の構成について、一実施例とともに説明す
る。

［実施例］ 第１図は１本発明の一実施例を説明するためのＬＤＤ構
造のＭ　Ｉ　Ｓ　ＦＥＴを備えた半導体集積回路装置の
要部平面図、第２図は、第１図の■−■切断線における
断面図である。第１図は、その構成をわかり易すくする
ために、各導電層間に設けられるフィールド絶縁膜以外
の絶縁膜は図示しない。

なお、実施例の全図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。

第１図及び第２図において、１は単結晶シリコンからな
るｐ−型の半導体基板（又はＰ″′型のウェル領域）、
２はフィールド絶縁膜、３はフィールド絶縁膜３の下部
に設けられたｐ型のチャネルストッパ領域である＝ ４は細孔（又は細溝）であり、Ｍ　Ｉ　Ｓ　ＦＥＴ形成
領域の半導体基板ｌの主面部に設けられている。

細孔４は、主として、Ｍ　Ｉ　Ｓ　ＦＥＴのゲート電極
を埋め込むためのものである。

５は絶縁膜であり、少なくとも細孔４にそった半導体基
板１の主面上部に設けられている。この絶＃Ｃ膜５は、
ＭＩＳＦＥＴのゲート絶縁膜を構成するためのものであ
る。

６は導電層であり、細孔４にそった半導体基板１の主面
上部に、絶縁膜５を介在して設けられている。この導電
層６は、Ｍ　Ｉ　Ｓ　ＦＥＴのゲート電極を構成するた
めのものである。

７はｎ＋型の半導体領域であり、導電層６の両・・側部
の半導体基板ｌの主面部に設けられている。

″この半導体領域７は、ＭｒＳＦＥＴの実質的なソース
領域又はドレイン領域を構成するためのものである。

８はロー型の半導体領域であり、導電層６の両側部の半
導体基板１の主面部であって、半導体領域７と電気的に
接続され、その下部に設けられている。この半導体領域
８は、チャネルが形成される領域と接続して設けられ、
ＭＩＳＦＥＴのソース領域又はドレイン領域の一部とし
て使用されるＬＤＤ部を構成するためのもである。

ＬＤＤＪｉｔ造のＭ　Ｉ　Ｓ　ＦＥＴは、主として、半
導体基板１、細孔４、絶縁膜５．導電層６、一対の半導
体領域７及び一対の半導体領域８によって構成されてい
る。

このＭ　［Ｓ　ＦＥＴは、実質的なソース領域又はドレ
イン領域となる半導体°領域７の下部に、ＬＤＤ部とな
る半導体領域８が設けられているので、前者に要する面
積内で後者を構成することができるにのため、特に、チ
ャネル長方向におけるＭＩＳＦＥＴの占有面積を縮小す
ることができるので、半導体集積回路装置の集積度を向
上することができる。

さらに、ＬＤＤ部となる半導体領域８は、絶縁膜５を介
在させて導電層６′が設けられたＭＩＳ構造を構成して
いるので、導電層６によって半導体領域８の主面部にチ
ャネルを形成することができる。これによって、半導体
領域８の抵抗値を小さくすることができるので、ソース
領域とドレイン領域との間のトランスコンダクタンスの
低下を抑制し、ＭＩＳＦＥＴの駆動能力を向上すること
ができる。

さらに、半導体領域７間又は半導体領域８間は。

細孔４に埋め込まれた導電層６を介在して設けてあり、
半導体基板１内におけるそれらの離隔する距離を長く設
けである。これによって、ソース領域又はドレイン領域
から半導体基板１内部に形成される空乏領域間の不要な
結合を抑制することができるので、パンチスルーを防止
することができる。

９は絶縁膜であり、ＭＩＳＦＥＴ等の半導体素子を覆う
ように設けられている。ｌＯは接続孔であり、所定の半
導体領域７の上部の絶縁膜９．５を除去して設けられて
いる。

１１は導電層であり、接続孔ｌｏを通して半導体領域７
と電気的に接続し、絶縁膜１１上部を延在するように設
けられている。

次に、本実施例の具体的な製造方法について、簡単に説
明する。

第３図乃至第５図は１本発明の一実施例の製造方法を説
明するための各製造工程におけるＬＤＤ構造のＭ　ｔ　
Ｓ　ＦＥＴを備えた半導体集積回路装置の要部断面図で
ある。

まず、Ｐ−型の半導体基板ｌを用意し、第３図に示すよ
うに、フィールド絶縁膜２及びＰ型のチャネルストッパ
領域３を形成する。

第３図に示すフィールド絶縁膜２及びチャネルストッパ
領域３を形成する工程の後に、細孔４を形成する。この
細孔４は１例えば、異方性エツチング技術によって、ゲ
ート長方向における幅寸法を０．８〜１．５［μｍ］程
度、その深さを０．７〜１．０［μｍコ程度に形成する
。

この後、半導体素子形成領域となる半導体基板ｌの主面
上部に、絶縁膜５を形成する。この絶縁膜５は１例えば
、熱酸化技術によって形成した酸化シリコン膜を用いる
。

そして、第４図に示すように、１ａ孔４にそった（又は
埋め込むように）半導体基板１の主面上部に、絶縁膜５
を介在して導電層６を形成する。この導電層６は、例え
ば、ＣＶＤ技術によって形成した多結晶シリコン膜に抵
抗値を低減するためのリンを拡散したものを使用する。

また、導電Ｍ６は、高融点金属膜（Ｍ　ｏ　、　Ｔ　ｉ
　、　Ｔ　ａ　、　Ｗ　）　、シリサイド膜（ＭｏＳｉ
２．ＴｉＳｉ２．ＴａＳｉ２．ＷＳｉ２）又は多結晶シ
リコン膜上部にシリサイド膜が設けられたポリサイド膜
を用いてもよい。

第４図に示す導電層６を形成する工程の後に、導電層６
両側部の半導体基板１の主面部に、ＬＤＤ部を形成する
ために、ｎ−型の半導体領域８を形成する。この半導体
領域８は１例えば、所定のドース量のヒ素イオンをイオ
ン注入技術で導入し、引き伸し拡散を施してその接合深
さくｘ　ｊ　）を０．６〜０．８［μｍ］程度に形成す
る。

そして、第５図に示すように、半導体領域８の主面部に
、実質的なソース領域又はドレイン領域を形成するため
に、ｎ゛型の半導体領域７を形成する。この半導体領域
７は１例えば、所定のドース量のヒ素イオン又はリンイ
オンをイオン注入技術で導入し、引き伸し拡散を施して
その接合深さくｘｊ）を０．３〜０．５［μｍ］程度に
形成する。

第５図に示す半導体領域７を形成する工程の後に、前記
第１図及び第２図に示すように、絶縁膜９、接続孔１０
及び導電層１１を形成することによって、本実施例の半
導体集積回路装置は完成する。なお、この後に、保護膜
等の処理工程を施してもよい。

［効果］ 以上説明したように、本願において開示された新規な技
術によれば、以下に述べるような効果を得ることができ
る。

（１）半導体基板に細孔又は細溝を設け、該細孔又は細
溝にゲート電極を設け、該ゲート電極の両側部の半導体
基板主面部に、実質的なソース領域及びドレイン領域と
、それらの下部の半導体基板の主面部に、ＬＤＤ部とな
るソース領域及びドレイン領域を設けてＬＤＤ構造のＭ
ＩＳＦＥＴを構成したことにより、実質的なソース領域
又はドレイン領域に要する面積内でＬＤＤ部を構成する
ことができる。

（２）前記（１）により、ＭＩＳＦＥＴの占有面積を縮
小することができるので、半導体集積回路装置の集積度
を向上することができる。

（３）前記（１）により、ＬＤＤ部は絶縁膜を介在させ
てゲート電極が設けられたＭＩＳ構造を構成しているの
で、ゲート電極によってＬＤＤ部の主面部にチャネルを
形成することができる。

（４）前記（３）により、ＬＤＤ部の抵抗値を小さくす
ることができるので、ソース領域とドレイン領域との間
のトランスコンダクタンスの低下を抑制し、Ｍ　Ｉ　Ｓ
　ＦＥＴの駆動能力を向上することができる。

（５）前記（２）及び（４）により、ＬＤＤ構造のＭＩ
ＳＦＥＴを備えた半導体集積回路装置において、その集
積度を向上し、かつ、前記ＭＩＳＦＥＴの駆動能力を向
上することができる。

以上、本発明者によってなされた発明を、前記実施例に
もとすき具体的に説明したが１本発明は。

前記実施例に限定されるものではなく、その要旨を逸脱
しない範囲において、種々変形し得ることは勿論である
。

例えば、前記実施例のＭＩＳＦＥＴは、実質的なソース
領域又はドレイン領域の下部の略全面にＬＤＤ部となる
ソース領域又はドレイン領域を設けた例について説明し
たが、グー１−電極の近傍部分だけに設けてもよい。

【図面の簡単な説明】

第１図は１本発明の一実施例を説明するためのＬＤＤ構
造のＭ　Ｉ　Ｓ　ＦＥＴを備えた半導体集積回路装置の
要部平面図、 第２図は、第１図の■−■切断線における断面図。 第３図乃至第５図は１本発明の一実施例の製造方法を説
明するための各製造工程におけるＬＤＤ構造のＭ　Ｉ　
Ｓ　ＦＥＴを備えた半導体集積回路装置の要部断面図で
ある。 図中、ｌ・・・半導体基板、２・・・フィールド絶縁膜
、３・・・チャネルストッパ領域、４・・・細孔、５．
９・・−絶縁膜、６．１１・・・導電層、７，８・・・
半導体領域、１０・・・接続孔である。 第　　１　　図 第　　２　　図 第　　４　　図 第　　５　　図

Claims (1)

1. 【特許請求の範囲】 １、他の領域と電気的に分離された第１導電型の第１の
   半導体領域の主面部に、細孔又は細溝を設け、該細孔又
   は細溝にそって前記第１の半導体領域の主面上部に、絶
   縁膜を介して導電層を設け、該導電層の両側部の第１の
   半導体領域の主面部に、第２導電型の第２の半導体領域
   を設け、該第２の半導体領域の下部の第１の半導体領域
   の主面部に、第２の半導体領域と同一導電型で電気的に
   接続され、かつ第２の半導体領域よりも不純物濃度が低
   い第３の半導体領域を設けて絶縁ゲート型電界効果トラ
   ンジスタを構成してなることを特徴する半導体集積回路
   装置。 ２、前記第２の半導体領域及び第３の半導体領域は、ソ
   ース領域又はドレイン領域として使用され、前記導電層
   は、ゲート電極として使用されることを特徴とする特許
   請求の範囲第１項に記載の半導体集積回路装置。 ３、前記第３の半導体領域は、チャネルが形成される領
   域と接続されてなることを特徴とする特許請求の範囲第
   １項に記載の半導体集積回路装置。 ４、前記導電層は、前記第３の半導体領域間に介在する
   ように設けられていることを特徴とする特許請求の範囲
   第１項に記載の半導体集積回路装置。