JPS6243894A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPS6243894A JPS6243894A JP60183320A JP18332085A JPS6243894A JP S6243894 A JPS6243894 A JP S6243894A JP 60183320 A JP60183320 A JP 60183320A JP 18332085 A JP18332085 A JP 18332085A JP S6243894 A JPS6243894 A JP S6243894A
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- Japan
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- misfet
- bit line
- write
- whose
- gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メそりに関し、特にダイナミックセルか
ら成る半導体メモリに関する０〔従来の技術〕 従来、この種の半導体メモリは、第２図に示すように、
ストレージ容量における電荷の有無あるいは大小を記憶
情報としている。
ら成る半導体メモリに関する０〔従来の技術〕 従来、この種の半導体メモリは、第２図に示すように、
ストレージ容量における電荷の有無あるいは大小を記憶
情報としている。
第２図において、Ｃｏはメモリセル円のストレージ容量
て、−婢は接地点ＧＮＤ（以下、ＧＮＤと記す）に、他
端はトランスファー用のＭＩＳＦＥＴＱｌｌのドレイン
端子に接続さｎている。ＭＩＳＦＥＴＱＩＩのソースは
ビット線りにゲートはワード線ＷＫ接続する。このメモ
リセル’ｉＭｓ＋とｊる。
て、−婢は接地点ＧＮＤ（以下、ＧＮＤと記す）に、他
端はトランスファー用のＭＩＳＦＥＴＱｌｌのドレイン
端子に接続さｎている。ＭＩＳＦＥＴＱＩＩのソースは
ビット線りにゲートはワード線ＷＫ接続する。このメモ
リセル’ｉＭｓ＋とｊる。
ビット線りの一方の端子はセンス増幅器１に接続され、
他端はＭ Ｉ Ｓ ＦＥＴ Ｑ ＋ｔによるスイッチヶ
経て曹込み回路２及び読出し回路３に接続される。
他端はＭ Ｉ Ｓ ＦＥＴ Ｑ ＋ｔによるスイッチヶ
経て曹込み回路２及び読出し回路３に接続される。
センス増幅器１の他端には別のビット線りがあり、そこ
にｒ、１Ｍｌ５ＦＥＴＱ＋ｓとストレージ容量ＣＩ！か
ら成るダミーセルＭ Ｓ ｔが選択さｎている。
にｒ、１Ｍｌ５ＦＥＴＱ＋ｓとストレージ容量ＣＩ！か
ら成るダミーセルＭ Ｓ ｔが選択さｎている。
センス増幅器１は第３図に示すように、ソース及びドレ
インを交互に接続してフリップフロップ（以下、ｌ）’
／ Ｆと記す）とし′ｆｃＭＩＳ１ｉ’ｇＴＱ、、
。
インを交互に接続してフリップフロップ（以下、ｌ）’
／ Ｆと記す）とし′ｆｃＭＩＳ１ｉ’ｇＴＱ、、
。
（ｂｔと、プリチャージ回路を形成するＭＩＳＦＥＴ（
ｈｓ ｒ Ｑｔ４と、このＦ／Ｆｋ活性化させるときに
オンさせる駆動用のＭ Ｉ Ｓ ＦＥＴ Ｑｔ、から成
る。
ｈｓ ｒ Ｑｔ４と、このＦ／Ｆｋ活性化させるときに
オンさせる駆動用のＭ Ｉ Ｓ ＦＥＴ Ｑｔ、から成
る。
ビット線り、ＤｉｌｔＦ／ｌｉ”とプリチャージ回路の
接点部にそｎぞれ接続さｎており、動作が行なわ扛る前
には、ビット線り、Ｄはプリチャージ回路により電源レ
ベルＶＤあるいはその近傍にプリチャージされる。
接点部にそｎぞれ接続さｎており、動作が行なわ扛る前
には、ビット線り、Ｄはプリチャージ回路により電源レ
ベルＶＤあるいはその近傍にプリチャージされる。
第２図において、ワード線Ｗがオンレベルになると、Ｍ
ＩＳＦ’ＥＴＱ＋＋が導通し、ストレージ容量Ｃ１１の
電荷の有無により、ビット線りからストレージ容量Ｃ１
１への電荷の移動が起る。ストレージ容量Ｃ１ｌに電荷
がない場合には、ビット線りの電荷はストレージ容量Ｃ
１１に移動し、その結果、ビット線りの電位レベルは低
下する。逆に、ストレージ容量ＣＩ、に電荷がある場合
には、電荷の移動は起らず、その結果、ビット線りの電
位レベルは元のレベルケ維持する。
ＩＳＦ’ＥＴＱ＋＋が導通し、ストレージ容量Ｃ１１の
電荷の有無により、ビット線りからストレージ容量Ｃ１
１への電荷の移動が起る。ストレージ容量Ｃ１ｌに電荷
がない場合には、ビット線りの電荷はストレージ容量Ｃ
１１に移動し、その結果、ビット線りの電位レベルは低
下する。逆に、ストレージ容量ＣＩ、に電荷がある場合
には、電荷の移動は起らず、その結果、ビット線りの電
位レベルは元のレベルケ維持する。
一方、ワード線Ｗが選択さｎると同時に、ダミーセルＭ
Ｓ ｔ が選択さｎるが、このときのビットｉｌＤの
電位レベルは、メモリセルＭＳＩがハイレベル情報（以
下、情報゛１″と記す）を蓄積していたときのビット線
りの電位レベルと、メモリセルＭＳ、がローレベル情報
（以下、情報“０“と記す）を蓄積していたときのビッ
ト線りの電位レベルとの中間にくるように、ストレージ
容量ＣＸ、の大きさなどが調整さｎている０ ビット線り、Ｄに電荷の移動が行なわれて、電位レベル
差がつくと、第３図に示すセンス増幅器１の駆動用のＭ
ＩＳＦＥＴＱ□がオンし、この電位レベル差を増幅し、
情報″″０”のときはビット線りをローレベル（以下、
“０”と記す）にし、情報１１＃のときはビット線Ｄ１
に−・イレベル（以下、″１＃と記す）にする０ このデータを、スイッチ用のＭＩ ５ＦＥＴ Ｑ＋ｔ
ｋｆＦして、読出し回路３に接続すｎは、記憶情報の読
出しができる。この際、読出さ扛たメモリセルには、元
の情報がリストアさｎる。
Ｓ ｔ が選択さｎるが、このときのビットｉｌＤの
電位レベルは、メモリセルＭＳＩがハイレベル情報（以
下、情報゛１″と記す）を蓄積していたときのビット線
りの電位レベルと、メモリセルＭＳ、がローレベル情報
（以下、情報“０“と記す）を蓄積していたときのビッ
ト線りの電位レベルとの中間にくるように、ストレージ
容量ＣＸ、の大きさなどが調整さｎている０ ビット線り、Ｄに電荷の移動が行なわれて、電位レベル
差がつくと、第３図に示すセンス増幅器１の駆動用のＭ
ＩＳＦＥＴＱ□がオンし、この電位レベル差を増幅し、
情報″″０”のときはビット線りをローレベル（以下、
“０”と記す）にし、情報１１＃のときはビット線Ｄ１
に−・イレベル（以下、″１＃と記す）にする０ このデータを、スイッチ用のＭＩ ５ＦＥＴ Ｑ＋ｔ
ｋｆＦして、読出し回路３に接続すｎは、記憶情報の読
出しができる。この際、読出さ扛たメモリセルには、元
の情報がリストアさｎる。
次に、書込み時においては、書込み回路２からのデータ
をスイッチ用のＭＩＳＦＥＴＱ＋ｔｋ介して、選択的に
ビット線りに接続するとともに、ワード線Ｗｔオンレベ
ルにすることによって、選択さｎタメモリセルＭＳＩの
ストレージ容量Ｃ１ｌに’？込み情報？ストアすること
ができる０ビツト線りの書込みデータが確定した後に、
センス増幅器１全オンすれば、書込みが完全になるとと
もに、読出しと同じ要領で、非選択列の選択行上のメモ
リセルにおいて蓄積データのりストアが行なわｎる。
をスイッチ用のＭＩＳＦＥＴＱ＋ｔｋ介して、選択的に
ビット線りに接続するとともに、ワード線Ｗｔオンレベ
ルにすることによって、選択さｎタメモリセルＭＳＩの
ストレージ容量Ｃ１ｌに’？込み情報？ストアすること
ができる０ビツト線りの書込みデータが確定した後に、
センス増幅器１全オンすれば、書込みが完全になるとと
もに、読出しと同じ要領で、非選択列の選択行上のメモ
リセルにおいて蓄積データのりストアが行なわｎる。
上述した従来の半導体メモリは、同一ビット線上に接続
さｎている異なるワード線上の２つのメモリセルの一方
に書込みを、他方から続出し全同時に実施しようとする
と、書込みデータと読出しデータとが同一ビット線上で
ぶつかってしまうので、同時に、２つのメモリセルに対
して書込みおよび読出し全行うことができないという欠
点がある０ 本発明の目的は、同時に、２つのメモリセルに対して書
込みおよび読出し金行うことができる半導体メモリ全提
供することにある。
さｎている異なるワード線上の２つのメモリセルの一方
に書込みを、他方から続出し全同時に実施しようとする
と、書込みデータと読出しデータとが同一ビット線上で
ぶつかってしまうので、同時に、２つのメモリセルに対
して書込みおよび読出し全行うことができないという欠
点がある０ 本発明の目的は、同時に、２つのメモリセルに対して書
込みおよび読出し金行うことができる半導体メモリ全提
供することにある。
本発明の半導体メモリは、書込み時に選択的にオンレベ
ルになる第１のビット線と、読出し時に選択的にオンレ
ベルになる第２のビット線と、９ｉ込み時およびリフレ
ッシュ時に選択的にオンレベルになる第１のワード線と
、読出し時に選択的にオンレベルになる第２のワード線
と、ソースカ前記第１のビット線にゲートが前記第１の
ワード線に接続する第１のＭＩＳＦＥＴと、ゲートが該
第１のＭＩＳＦＥＴのドレインにソースが第１の電源に
接続する第２のＭＩＳＦＥＴと、ソースが該第２のＭＩ
ＳＦＥＴのドレインにゲートが前記第２のワード線にド
レインが前記第２のビット線に接続する第３のＭ Ｉ
Ｓ ＦＥＴから成り、前記第１のＭＩＳＦＥＴのドレイ
ンと前記第２のＭＩＳＦＥＴのゲートとの接点部に発生
する容量の電荷量全記憶情報とするメモリセル會複数個
と、前記第１のビット線の一端に接続するセンス増幅器
と、ソースが前記第１のビット線の他端にゲートがライ
ト列選択信号の入力端子に接続する第４のＭＩＳＦＥＴ
と、該第４のＭＩＳＦＥＴのドレインに接続する１込み
回路と、一端が前記第２のビット線の一端に他端が第２
の電源に接続する前記第２のビット線に所定の電位ヶ与
える荷ｉ１ｉ［ｇｌ路と、ドレインが前記第２のビット
線の他端にゲートがリード列選択信号の入力端子に接続
する第５のＭＩＳＦＥＴと、該第５のＭＩＳＦＥＴのソ
ースに接続する読出し回路と會含んで構成される。
ルになる第１のビット線と、読出し時に選択的にオンレ
ベルになる第２のビット線と、９ｉ込み時およびリフレ
ッシュ時に選択的にオンレベルになる第１のワード線と
、読出し時に選択的にオンレベルになる第２のワード線
と、ソースカ前記第１のビット線にゲートが前記第１の
ワード線に接続する第１のＭＩＳＦＥＴと、ゲートが該
第１のＭＩＳＦＥＴのドレインにソースが第１の電源に
接続する第２のＭＩＳＦＥＴと、ソースが該第２のＭＩ
ＳＦＥＴのドレインにゲートが前記第２のワード線にド
レインが前記第２のビット線に接続する第３のＭ Ｉ
Ｓ ＦＥＴから成り、前記第１のＭＩＳＦＥＴのドレイ
ンと前記第２のＭＩＳＦＥＴのゲートとの接点部に発生
する容量の電荷量全記憶情報とするメモリセル會複数個
と、前記第１のビット線の一端に接続するセンス増幅器
と、ソースが前記第１のビット線の他端にゲートがライ
ト列選択信号の入力端子に接続する第４のＭＩＳＦＥＴ
と、該第４のＭＩＳＦＥＴのドレインに接続する１込み
回路と、一端が前記第２のビット線の一端に他端が第２
の電源に接続する前記第２のビット線に所定の電位ヶ与
える荷ｉ１ｉ［ｇｌ路と、ドレインが前記第２のビット
線の他端にゲートがリード列選択信号の入力端子に接続
する第５のＭＩＳＦＥＴと、該第５のＭＩＳＦＥＴのソ
ースに接続する読出し回路と會含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の回路図である。
第１図に示す半導体メモリは、書込み時に選択的にオン
レベルになる第１のビット線Ｄｗと、読出し時に選択的
にオンレベルになる第２のビット線ＤＲと、書込み時お
よびリフレッシュ時に選択的にオンレベルになる第１の
ワード線Ｗｗと、読出し時に選択的にオンレベルになる
第２のワード線ＷＲと、ソースがビット線Ｄｗにゲート
が前記ワード線Ｗｗに接続する第１のＭＩＳＦＥＴＱｓ
ａと、ゲートがＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑｓ＋のドレ
インにソースが第１の電源であるＧＮＤに接続する第２
のＭＩＳＦＥＴＱａｚと、ソースがＭＩＳＦＥＴＱｓｔ
のドレインにゲートがワード線Ｗａにドレインがビット
線ＤＲに接続する第３のＭＩＳＦＥＴＱｓｓから成り、
ＭＩＳＦ’ＥＴＱｓ＋のドレインと
ＭＩＳ−ＦＥＴ Ｑｓｔのゲートとの接点部に
発生するストレージ容量ＣＳ＋の電荷量？記憶情報とす
る複数個のメモリセルＭＳｉと、ビット線Ｄｗの一端に
接続するセンス増幅器１と、ソースがビット線ＤＷの他
端にゲートがライト列選択信号Ｗｍの入力端子に接続す
る第４のＭＩＳＦＥＴＱｓａと、ＭＩＳＦＥＴＱ□のド
レインに接続する書込み回路２と、一端がビット線Ｄｍ
の一端に他端が第２の電源ＶＤに接続するビット線ＤＲ
に所定の電位葡与える荷電回路４と、ドレインがビット
線ＤＲの他端にゲートがリード列選択信号Ｒｒｎの入力
端子に接続する第５のＭＩＳＦＥＴＱｓａと、ＭＩＳＦ
ＥＴＱｓａのソースに接続する読出し回路３と全含んで
構成さｎる０ただし、ＭＩＳＦＥＴは丁べてＮチャネル
型とする。
レベルになる第１のビット線Ｄｗと、読出し時に選択的
にオンレベルになる第２のビット線ＤＲと、書込み時お
よびリフレッシュ時に選択的にオンレベルになる第１の
ワード線Ｗｗと、読出し時に選択的にオンレベルになる
第２のワード線ＷＲと、ソースがビット線Ｄｗにゲート
が前記ワード線Ｗｗに接続する第１のＭＩＳＦＥＴＱｓ
ａと、ゲートがＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑｓ＋のドレ
インにソースが第１の電源であるＧＮＤに接続する第２
のＭＩＳＦＥＴＱａｚと、ソースがＭＩＳＦＥＴＱｓｔ
のドレインにゲートがワード線Ｗａにドレインがビット
線ＤＲに接続する第３のＭＩＳＦＥＴＱｓｓから成り、
ＭＩＳＦ’ＥＴＱｓ＋のドレインと
ＭＩＳ−ＦＥＴ Ｑｓｔのゲートとの接点部に
発生するストレージ容量ＣＳ＋の電荷量？記憶情報とす
る複数個のメモリセルＭＳｉと、ビット線Ｄｗの一端に
接続するセンス増幅器１と、ソースがビット線ＤＷの他
端にゲートがライト列選択信号Ｗｍの入力端子に接続す
る第４のＭＩＳＦＥＴＱｓａと、ＭＩＳＦＥＴＱ□のド
レインに接続する書込み回路２と、一端がビット線Ｄｍ
の一端に他端が第２の電源ＶＤに接続するビット線ＤＲ
に所定の電位葡与える荷電回路４と、ドレインがビット
線ＤＲの他端にゲートがリード列選択信号Ｒｒｎの入力
端子に接続する第５のＭＩＳＦＥＴＱｓａと、ＭＩＳＦ
ＥＴＱｓａのソースに接続する読出し回路３と全含んで
構成さｎる０ただし、ＭＩＳＦＥＴは丁べてＮチャネル
型とする。
スイッチ用のＭＩＳＦＥＴＱｓ４のゲートに加わるライ
ト列選択信号Ｗｔｎは、書込みビット線選択用の列デコ
ーダの出力と書込み信号とのＡＮＤ論理信号が用いらｎ
る〇 ワード線ＷＷは、書込みワード線選択用の行デコーダか
らの出力で、書込み時に選択的にオンレベルを取る。ワ
ード線ｗ、Ｖｉ、読出しワード線選択用の行デコーダか
らの出力で、読出し時に選択的にオンレベルヲ取ル。
ト列選択信号Ｗｔｎは、書込みビット線選択用の列デコ
ーダの出力と書込み信号とのＡＮＤ論理信号が用いらｎ
る〇 ワード線ＷＷは、書込みワード線選択用の行デコーダか
らの出力で、書込み時に選択的にオンレベルを取る。ワ
ード線ｗ、Ｖｉ、読出しワード線選択用の行デコーダか
らの出力で、読出し時に選択的にオンレベルヲ取ル。
ビット線ＤＲは、一端金プリチャージ用の荷電回路４で
あるＭＩＳＦＥＴＱ□金経て電源ＶＤに接続さｎる。Ｐ
はプリチャージ信号でＭＩ ５ＦＥＴ Ｑｍ ｙをオン
させることによシ、ビット線Ｄｉｓｋ電源ＶＤの電位又
はその近傍の電位にプリチャージする。
あるＭＩＳＦＥＴＱ□金経て電源ＶＤに接続さｎる。Ｐ
はプリチャージ信号でＭＩ ５ＦＥＴ Ｑｍ ｙをオン
させることによシ、ビット線Ｄｉｓｋ電源ＶＤの電位又
はその近傍の電位にプリチャージする。
なお、ＭＩＳＦＥＴＱｓｌ＋のゲート端子を電源ＶＤに
接続し、ＭＩ ５ＦＥＴ Ｑｍｓ ｋ直流的な負荷素子
とすることもできる。ビット線Ｄｉの他端は、読出し時
に選択的にオンするようなスイッチ用のＭＩＳＦＥ’Ｉ
’Ｑｓａｋ介して、読出し回路３に接続さｎる。ここで
、ＭＩＳＦＥＴＱｓｓのゲートに印加さｎるリード列選
択信号Ｒ７は、読出しビット線選択用のデコーダ出力と
読出し信号とのＡＮＤ論理信号などが用いらｎる。
接続し、ＭＩ ５ＦＥＴ Ｑｍｓ ｋ直流的な負荷素子
とすることもできる。ビット線Ｄｉの他端は、読出し時
に選択的にオンするようなスイッチ用のＭＩＳＦＥ’Ｉ
’Ｑｓａｋ介して、読出し回路３に接続さｎる。ここで
、ＭＩＳＦＥＴＱｓｓのゲートに印加さｎるリード列選
択信号Ｒ７は、読出しビット線選択用のデコーダ出力と
読出し信号とのＡＮＤ論理信号などが用いらｎる。
第１図において、書込み時は、書込み回路２がらの書込
みデータ凱 ライト列選択信号Ｗｒｎにより選択的にビ
ット線Ｄｗに接続し、ワード線Ｗｗ？選択的にオンレベ
ルにして、選択行・列上に位置するメモリセルＭＳｉの
ストレージ容量Ｃｓ ＋に書込み情報を蓄わえることに
より行なわｎるＯセンス増幅器１はビット線ＤＷ上の書
込み電位が確定してから活性化さｒる０ 読出しの場合は、ビット線ＤＲのプリチャージによりＤ
Ｂに”１＃の電荷全蓄積する。（但し、前述したように
プリチャージの代りに、直流的にビット線ＤＲ’（１１
”１”としても良い。）次に、ワード線Ｗｔｘｋ選択的
に１１”にすることにより、ＭＩＳ−ＦＥＴ Ｑ ａｓ
がオンするので、もし、ストレージ容量Ｃａｌに電荷が
蓄積さｎていて“１”であれば、ＭＩＳＦＥＴＱｓｔが
オンし、ビット線ＤＲの電荷はＭＩＳＦＥＴＱお、Ｑ８
．を通じてＧＮＤに放電され“Ｏ”となる。反対に、Ｍ
ＩＳＦＥＴ（ｂｔのゲート電圧が＠０“であ扛ば、ＭＩ
ＳＦＥＴＱｍａはオフしたままであり、ビット線ＤＲの
電荷は放電さｎないので、ビット線Ｄａの電位レベルは
１１”のままであるＯ従って、ストレージ容量Ｃａ１の
電荷の有無（大小）に応じて、ビット線ＤＲの電位レベ
ル力＠０”及び１″となる。ビット線ＤＲの電位レベル
分、リード列選択信号Ｒｒｎに制御さｎるスイッチング
用のＭＩＳＦＥＴＱｍａにより、選択的に読出し回路３
に供給することによシ、記憶情報の読出しが行える０ 次に、リフレッシュ動作について説明する。一般に、ダ
イナミックセルは記憶情報音メモリセルＭＳｉ内のスト
レージ容量Ｃａｔの電荷の有無により記憶しているので
、定期的にリフレッシュしガいと、リーク等により記憶
情報が破壊される。
みデータ凱 ライト列選択信号Ｗｒｎにより選択的にビ
ット線Ｄｗに接続し、ワード線Ｗｗ？選択的にオンレベ
ルにして、選択行・列上に位置するメモリセルＭＳｉの
ストレージ容量Ｃｓ ＋に書込み情報を蓄わえることに
より行なわｎるＯセンス増幅器１はビット線ＤＷ上の書
込み電位が確定してから活性化さｒる０ 読出しの場合は、ビット線ＤＲのプリチャージによりＤ
Ｂに”１＃の電荷全蓄積する。（但し、前述したように
プリチャージの代りに、直流的にビット線ＤＲ’（１１
”１”としても良い。）次に、ワード線Ｗｔｘｋ選択的
に１１”にすることにより、ＭＩＳ−ＦＥＴ Ｑ ａｓ
がオンするので、もし、ストレージ容量Ｃａｌに電荷が
蓄積さｎていて“１”であれば、ＭＩＳＦＥＴＱｓｔが
オンし、ビット線ＤＲの電荷はＭＩＳＦＥＴＱお、Ｑ８
．を通じてＧＮＤに放電され“Ｏ”となる。反対に、Ｍ
ＩＳＦＥＴ（ｂｔのゲート電圧が＠０“であ扛ば、ＭＩ
ＳＦＥＴＱｍａはオフしたままであり、ビット線ＤＲの
電荷は放電さｎないので、ビット線Ｄａの電位レベルは
１１”のままであるＯ従って、ストレージ容量Ｃａ１の
電荷の有無（大小）に応じて、ビット線ＤＲの電位レベ
ル力＠０”及び１″となる。ビット線ＤＲの電位レベル
分、リード列選択信号Ｒｒｎに制御さｎるスイッチング
用のＭＩＳＦＥＴＱｍａにより、選択的に読出し回路３
に供給することによシ、記憶情報の読出しが行える０ 次に、リフレッシュ動作について説明する。一般に、ダ
イナミックセルは記憶情報音メモリセルＭＳｉ内のスト
レージ容量Ｃａｔの電荷の有無により記憶しているので
、定期的にリフレッシュしガいと、リーク等により記憶
情報が破壊される。
本実施例におけるメモリセルのリフレッシュに対しては
、 ＭＩＳＦＥＴＱｓｉ ｋオフして書込み回路９−か
らの信号全所つとともに、ワード線Ｗｗｋ選択的にオン
レベルとすれば、ワード線ＷＷ上に位置するメモリセル
内のストレージ容量の電荷の有無によりビット線ＤＷの
電位レベルが変化する。一方、センス増幅器１の他端の
ビット線上に接続されたダミーセル（図示せず）により
、そのビット線の電位レベルの変化が起シ、その電位レ
ベルの高低をセンス増幅器１が増幅することによって、
選択さｎたメモリセルが接続さｎている側のビット線の
電位レベル金、記憶さｎていたデータと同じ論理レベル
にでき、データのりストア（リフレッシュ）を行うこと
ができる。
、 ＭＩＳＦＥＴＱｓｉ ｋオフして書込み回路９−か
らの信号全所つとともに、ワード線Ｗｗｋ選択的にオン
レベルとすれば、ワード線ＷＷ上に位置するメモリセル
内のストレージ容量の電荷の有無によりビット線ＤＷの
電位レベルが変化する。一方、センス増幅器１の他端の
ビット線上に接続されたダミーセル（図示せず）により
、そのビット線の電位レベルの変化が起シ、その電位レ
ベルの高低をセンス増幅器１が増幅することによって、
選択さｎたメモリセルが接続さｎている側のビット線の
電位レベル金、記憶さｎていたデータと同じ論理レベル
にでき、データのりストア（リフレッシュ）を行うこと
ができる。
本実施例によｎば、同一ビット線上で、異なるワード線
上の２つのメモリセルに対しては、一方のメモリセルに
書込み金行っても、他方のメモリセルの蓄積データは何
らの影響を受けずに読出しが行える。また、読出しデー
タは蓄積情報に対して影響を与えないので、同時に、同
じ列、異なる行に対して、書込み及び読出しが可能であ
る。
上の２つのメモリセルに対しては、一方のメモリセルに
書込み金行っても、他方のメモリセルの蓄積データは何
らの影響を受けずに読出しが行える。また、読出しデー
タは蓄積情報に対して影響を与えないので、同時に、同
じ列、異なる行に対して、書込み及び読出しが可能であ
る。
次に、同一ワード線上で異なるビット線上の２つのメモ
リセルに対しての書込み及び読出しに対しては、一方の
メモリセルに書込みを行う際、他方のメモリセルの書込
み側のボートはリフレッシュと同じ動作を行なうので、
（すなわち、スイッチ用ＭＩＳＦＥＴＱｓ４がオフして
いるため、）ストレージ容量Ｃ３の蓄積データが″０＃
であっても、ビット線Ｄｗとストレージ容量Ｃ３１の容
量の大きさの比によっては、ストレージ容量ＣＳｔの電
位が上がり、ＭＩＳＦＥＴＱ３２が瞬時オンする恐れが
あるが、最終的にはストレージ容量Ｃ３１に０”が戻シ
、ＭＩＳＦＥＴＱｓｓはオフする。このような場合には
、ビット線ＤＲのプリチャージをセンス増幅器１の動作
が行われるまで椅続するか、又は、ＭＩＳＦＥＴＱｓｓ
を直流的な負荷素子として用いることによって対処でき
、同一ワード線上で異なるビット線上の２つのメモリセ
ルに対しても、同時に書込み及び読出しができる。
リセルに対しての書込み及び読出しに対しては、一方の
メモリセルに書込みを行う際、他方のメモリセルの書込
み側のボートはリフレッシュと同じ動作を行なうので、
（すなわち、スイッチ用ＭＩＳＦＥＴＱｓ４がオフして
いるため、）ストレージ容量Ｃ３の蓄積データが″０＃
であっても、ビット線Ｄｗとストレージ容量Ｃ３１の容
量の大きさの比によっては、ストレージ容量ＣＳｔの電
位が上がり、ＭＩＳＦＥＴＱ３２が瞬時オンする恐れが
あるが、最終的にはストレージ容量Ｃ３１に０”が戻シ
、ＭＩＳＦＥＴＱｓｓはオフする。このような場合には
、ビット線ＤＲのプリチャージをセンス増幅器１の動作
が行われるまで椅続するか、又は、ＭＩＳＦＥＴＱｓｓ
を直流的な負荷素子として用いることによって対処でき
、同一ワード線上で異なるビット線上の２つのメモリセ
ルに対しても、同時に書込み及び読出しができる。
また、異なるワード線、ビット線上の２つのメモルセル
が選択された場合にも、同時に書込み及び読出しができ
る。
が選択された場合にも、同時に書込み及び読出しができ
る。
このような構成のメモリは、例えば、外部クロックに同
期して書込み及び読出しを同時に行う、ＦＩＦＯ（Ｆｉ
ｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ ） メモリなどに
応用できる。
期して書込み及び読出しを同時に行う、ＦＩＦＯ（Ｆｉ
ｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ ） メモリなどに
応用できる。
以上説明したように本発明の半導体メモリは、書込み用
及び読出し用のビット線及びワードＩｖｉ！に設け、メ
モリセルに第２．８ｇ３のＭＩＳｌｉ’ＥＴ’に追加し
て、所要のビット線およびワード線？選択的にオンレベ
ルにすることにより、異なる２つのメモリセルに対して
同時に書込み及び読出しができるという効果がある。
及び読出し用のビット線及びワードＩｖｉ！に設け、メ
モリセルに第２．８ｇ３のＭＩＳｌｉ’ＥＴ’に追加し
て、所要のビット線およびワード線？選択的にオンレベ
ルにすることにより、異なる２つのメモリセルに対して
同時に書込み及び読出しができるという効果がある。
第１図は本発明の一実施例の回路図、第２図は従来の半
導体メモリの一例の回路図、第３図は第２図に示すセン
ス増幅器の回路図である。 １・・・・・・センス増幅器、２・・・・・・書込み回
路、３・・・・・・読出し回路、４・・・・・・荷電回
路＠ Ｃａｔ ｒ Ｃ１ｚ ＋Ｃ３＋・・・・・・スト
レージ容−Ｊｉ、Ｄ、Ｄ、ＤＲ，Ｄ、・・・・・・ビッ
ト線、Ｐ・・・・・・プリチャージ信号、Ｒ□・・・・
・・リード列選択信号、ｗ、ｗ’・・・・・・ワード線
、Ｗ、、Ｉ・・・・・・ライト列選択信号、Ｗｍ 、Ｗ
ｗ・・・・・・ワード線。 茅 １ 図 ＄ ３ 図
導体メモリの一例の回路図、第３図は第２図に示すセン
ス増幅器の回路図である。 １・・・・・・センス増幅器、２・・・・・・書込み回
路、３・・・・・・読出し回路、４・・・・・・荷電回
路＠ Ｃａｔ ｒ Ｃ１ｚ ＋Ｃ３＋・・・・・・スト
レージ容−Ｊｉ、Ｄ、Ｄ、ＤＲ，Ｄ、・・・・・・ビッ
ト線、Ｐ・・・・・・プリチャージ信号、Ｒ□・・・・
・・リード列選択信号、ｗ、ｗ’・・・・・・ワード線
、Ｗ、、Ｉ・・・・・・ライト列選択信号、Ｗｍ 、Ｗ
ｗ・・・・・・ワード線。 茅 １ 図 ＄ ３ 図
Claims (1)
- 書込み時に選択的にオンレベルになる第１のビット線と
、読出し時に選択的にオンレベルになる第２のビット線
と、書込み時およびリフレッシユ時に選択的にオンレベ
ルになる第１のワード線と、読出し時に選択的にオンレ
ベルになる第２のワード線と、ソースが前記第１のビッ
ト線にゲートが前記第１のワード線に接続する第１のＭ
ＩＳＦＥＴと、ゲートが該第１のＭＩＳＦＥＴのドレイ
ンにソースが第１の電源に接続する第２のＭＩＳＦＥＴ
と、ソースが該第２のＭＩＳＦＥＴのドレインにゲート
が前記第２のワード線にドレインが前記第２のビット線
に接続する第３のＭＩＳＦＥＴから成り前記第１のＭＩ
Ｓ−ＦＥＴのドレインと前記第２のＭＩＳＦＥＴのゲー
トとの接点部に発生する容量の電荷量を記憶情報とする
メモリセルを複数個と、前記第１のビット線の一端に接
続するセンス増幅器と、ソースが前記第１のビット線の
他端にゲートがライト列選択信号の入力端子に接続する
第４のＭＩＳＦＥＴと、該第４のＭＩＳＦＥＴのドレイ
ンに接続する書込み回路と、一端が前記第２のビット線
の一端に他端が第２の電源に接続する前記第２のビット
線に所定の電位を与える荷電回路と、ドレインが前記第
２のビット線の他端にゲートがリード列選択信号の入力
端子に接続する第５のＭＩＳＦＥＴと、該第５のＭＩＳ
ＦＥＴのソースに接続する読出し回路とを含むことを特
徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60183320A JPS6243894A (ja) | 1985-08-20 | 1985-08-20 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60183320A JPS6243894A (ja) | 1985-08-20 | 1985-08-20 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6243894A true JPS6243894A (ja) | 1987-02-25 |
Family
ID=16133638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60183320A Pending JPS6243894A (ja) | 1985-08-20 | 1985-08-20 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6243894A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03272086A (ja) * | 1990-03-20 | 1991-12-03 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH03271194A (ja) * | 1990-03-20 | 1991-12-03 | Sumitomo Electric Ind Ltd | ＩｎＰ系結晶の気相成長法 |
| JP2002145170A (ja) * | 2000-11-15 | 2002-05-22 | Ishikawajima Harima Heavy Ind Co Ltd | 箱形浮体の横揺れ低減構造 |
-
1985
- 1985-08-20 JP JP60183320A patent/JPS6243894A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03272086A (ja) * | 1990-03-20 | 1991-12-03 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH03271194A (ja) * | 1990-03-20 | 1991-12-03 | Sumitomo Electric Ind Ltd | ＩｎＰ系結晶の気相成長法 |
| JP2002145170A (ja) * | 2000-11-15 | 2002-05-22 | Ishikawajima Harima Heavy Ind Co Ltd | 箱形浮体の横揺れ低減構造 |
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