JP2655585B2 - 半導体集積回路のデータバス制御回路 - Google Patents
半導体集積回路のデータバス制御回路Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
さらに詳しくは中央処理装置を含む複数の機能ブロック
を１つの半導体チップ上に形成して構成した半導体集積
回路に関するものである。
さらに詳しくは中央処理装置を含む複数の機能ブロック
を１つの半導体チップ上に形成して構成した半導体集積
回路に関するものである。
【０００２】
【従来の技術】従来、中央処理装置（ＣＰＵ）を含む複
数の機能ブロックによって構成された複合型半導体集積
回路（複合ＬＳＩ）では、ＣＰＵのデータバスは複合Ｌ
ＳＩの入出力端子に直結されるか、あるいはバスバッフ
ァとしての抵抗を介して複合ＬＳＩの入出力端子に接続
されていた。前者の例を図８に、後者の例を図９にそれ
ぞれ示す。
数の機能ブロックによって構成された複合型半導体集積
回路（複合ＬＳＩ）では、ＣＰＵのデータバスは複合Ｌ
ＳＩの入出力端子に直結されるか、あるいはバスバッフ
ァとしての抵抗を介して複合ＬＳＩの入出力端子に接続
されていた。前者の例を図８に、後者の例を図９にそれ
ぞれ示す。
【０００３】図８の複合ＬＳＩでは、ＣＰＵ１０１のデ
ータバス１０２は複合ＬＳＩ１０３のデータ入出力端子
１０４に直接接続されている。なお、１０５はＣＰＵ１
０１の読み出し信号ＲＤをバッファ１０７を介して出力
するための出力端子であり、また、１０６はＣＰＵ以外
の機能ブロックである。一方、図９の複合ＬＳＩでは、
ＣＰＵ１０１のデータバス１０２の各信号線はそれぞれ
抵抗ｒを介して入出力端子１０４に接続されている。
ータバス１０２は複合ＬＳＩ１０３のデータ入出力端子
１０４に直接接続されている。なお、１０５はＣＰＵ１
０１の読み出し信号ＲＤをバッファ１０７を介して出力
するための出力端子であり、また、１０６はＣＰＵ以外
の機能ブロックである。一方、図９の複合ＬＳＩでは、
ＣＰＵ１０１のデータバス１０２の各信号線はそれぞれ
抵抗ｒを介して入出力端子１０４に接続されている。
【０００４】
【発明が解決しようとする課題】図８のＬＳＩの場合、
外部からのノイズは直接ＣＰＵ１０１のデータバス１０
２に侵入するので、電気的に十分な信頼性が得られない
という問題がある。また、図９のＬＳＩの場合には、デ
ータバス１０２上を伝搬する信号の遅延量が問題とな
る。即ち、抵抗ｒの値をどのような場合にも適合するよ
うに設定することは困難であり、また、抵抗ｒによって
信号は減衰するので、データバスのドライブ能力が低下
するという問題もある。
外部からのノイズは直接ＣＰＵ１０１のデータバス１０
２に侵入するので、電気的に十分な信頼性が得られない
という問題がある。また、図９のＬＳＩの場合には、デ
ータバス１０２上を伝搬する信号の遅延量が問題とな
る。即ち、抵抗ｒの値をどのような場合にも適合するよ
うに設定することは困難であり、また、抵抗ｒによって
信号は減衰するので、データバスのドライブ能力が低下
するという問題もある。
【０００５】本発明の目的は、このような問題を解決
し、信号の伝搬遅延およびドライブ能力の低下といった
問題を生じさせることなく外部ノイズの侵入を防止し得
る半導体集積回路を提供することにある。
し、信号の伝搬遅延およびドライブ能力の低下といった
問題を生じさせることなく外部ノイズの侵入を防止し得
る半導体集積回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明の前記目的は、外
部との間でデータの授受を行うための入出力端子を有し
ており中央処理装置を含む複数の機能ブロックを１つの
半導体チップ上に形成して構成した半導体集積回路のデ
ータバス制御回路であって、前記中央処理装置に接続さ
れているデータバスと前記入出力端子とを接続する双方
向性のバスバッファと、前記中央処理装置から出力され
る読み出し信号が有効となった際には前記バスバッファ
の信号伝搬方向をすぐに入力方向に切り換え、前記読み
出し信号が無効となった際には前記バスバッファの信号
伝搬方向を所定時間遅延させて出力方向に切り換える切
り換え手段とを備えたことを特徴とする半導体集積回路
のデータバス制御回路によって達成される。前記切り換
え手段は、前記読み出し信号が無効となった際には前記
バスバッファの信号伝搬方向を前記中央処理装置の次の
クロックの立ち上がりまで遅延させて出力方向に切り換
えるように構成されていてもよい。
部との間でデータの授受を行うための入出力端子を有し
ており中央処理装置を含む複数の機能ブロックを１つの
半導体チップ上に形成して構成した半導体集積回路のデ
ータバス制御回路であって、前記中央処理装置に接続さ
れているデータバスと前記入出力端子とを接続する双方
向性のバスバッファと、前記中央処理装置から出力され
る読み出し信号が有効となった際には前記バスバッファ
の信号伝搬方向をすぐに入力方向に切り換え、前記読み
出し信号が無効となった際には前記バスバッファの信号
伝搬方向を所定時間遅延させて出力方向に切り換える切
り換え手段とを備えたことを特徴とする半導体集積回路
のデータバス制御回路によって達成される。前記切り換
え手段は、前記読み出し信号が無効となった際には前記
バスバッファの信号伝搬方向を前記中央処理装置の次の
クロックの立ち上がりまで遅延させて出力方向に切り換
えるように構成されていてもよい。
【０００７】
【作用】本発明のデータバス制御回路を備えた半導体集
積回路においては、例えば、読み出し信号が有効となっ
た際にはバスバッファの信号伝搬方向をすぐに入力方向
に切り換え、バスバッファの信号伝搬方向が入出力端子
から中央処理装置に向かう方向となり、記憶装置等の外
部装置からデータを読み出すことができる。また、読み
出し信号が無効となった際にはバスバッファの信号伝搬
方向を所定時間遅延させて出力方向に切り換え、バスバ
ッファの信号伝搬方向が中央処理装置から入出力端子に
向かう方向となりデータを外部に出力することができ
る。これにより、外部からのノイズがデータバスに侵入
し難くなり、半導体集積回路の電気的な信頼性が大幅に
向上する。また、バスバッファとして抵抗を採用した場
合に発生する伝搬遅延の問題はなく、ドライブ能力の低
下といった問題も生じない。加えて、読み出し信号が無
効となった場合には信号伝搬方向の切り換えをすぐには
行わず、所定時間遅延させてから切り換えることによ
り、外部装置が信号の出力を完全に停止するまでにある
程度時間がかかっても、中央処理装置が出力する信号と
外部装置が出力する信号とが衝突することを防止するこ
とができる。
積回路においては、例えば、読み出し信号が有効となっ
た際にはバスバッファの信号伝搬方向をすぐに入力方向
に切り換え、バスバッファの信号伝搬方向が入出力端子
から中央処理装置に向かう方向となり、記憶装置等の外
部装置からデータを読み出すことができる。また、読み
出し信号が無効となった際にはバスバッファの信号伝搬
方向を所定時間遅延させて出力方向に切り換え、バスバ
ッファの信号伝搬方向が中央処理装置から入出力端子に
向かう方向となりデータを外部に出力することができ
る。これにより、外部からのノイズがデータバスに侵入
し難くなり、半導体集積回路の電気的な信頼性が大幅に
向上する。また、バスバッファとして抵抗を採用した場
合に発生する伝搬遅延の問題はなく、ドライブ能力の低
下といった問題も生じない。加えて、読み出し信号が無
効となった場合には信号伝搬方向の切り換えをすぐには
行わず、所定時間遅延させてから切り換えることによ
り、外部装置が信号の出力を完全に停止するまでにある
程度時間がかかっても、中央処理装置が出力する信号と
外部装置が出力する信号とが衝突することを防止するこ
とができる。
【０００８】
【実施例】次に本発明の実施例を図面を参照して詳細に
説明する。図１に本発明のデータバス制御回路を備えた
半導体集積回路の第１の実施例の回路図を示す。この半
導体集積回路、すなわち複合ＬＳＩ３はＣＰＵ１および
その他の機能ブロック６によって構成され、データバス
制御回路は、双方向バスバッファ７と、２入力のアンド
回路８と、フリップフロップ回路９とから構成されてい
る。
説明する。図１に本発明のデータバス制御回路を備えた
半導体集積回路の第１の実施例の回路図を示す。この半
導体集積回路、すなわち複合ＬＳＩ３はＣＰＵ１および
その他の機能ブロック６によって構成され、データバス
制御回路は、双方向バスバッファ７と、２入力のアンド
回路８と、フリップフロップ回路９とから構成されてい
る。
【０００９】バスバッファ７は、８つのバッファ回路７
１と８つのバッファ回路７２とにより構成され、バッフ
ァ回路７１の入力はそれぞれ、ＣＰＵ１のデータバス２
の各信号線Ｄ０〜Ｄ７に接続され、バッファ回路７１の
出力はそれぞれ、複合ＬＳＩ３の８つの入出力端子４に
接続されている。バッファ回路７２の入力はそれぞれ８
つの入出力端子４に接続され、出力はそれぞれデータバ
ス２の各信号線Ｄ０〜Ｄ７に接続されている。バッファ
回路７１，７２の制御端子はすべて、アンド回路８の出
力に接続されている。バッファ回路７１はハイレベルの
制御信号が供給されたとき、入出力端子４に信号を出力
し、ローレベルの制御信号が供給されたときは、信号を
出力しない。一方、バッファ回路７２はローレベルの制
御信号が供給されたとき、データバス２に信号を出力
し、ハイレベルの制御信号が供給されたときは信号を出
力しない。なお、図中の矢印ＡはＣＰＵ１が外部から信
号を取り込むときのバッファ回路７における信号の伝搬
方向を示し、矢印ＢはＣＰＵ１が外部に信号を出力する
ときの信号の伝搬方向を示す。
１と８つのバッファ回路７２とにより構成され、バッフ
ァ回路７１の入力はそれぞれ、ＣＰＵ１のデータバス２
の各信号線Ｄ０〜Ｄ７に接続され、バッファ回路７１の
出力はそれぞれ、複合ＬＳＩ３の８つの入出力端子４に
接続されている。バッファ回路７２の入力はそれぞれ８
つの入出力端子４に接続され、出力はそれぞれデータバ
ス２の各信号線Ｄ０〜Ｄ７に接続されている。バッファ
回路７１，７２の制御端子はすべて、アンド回路８の出
力に接続されている。バッファ回路７１はハイレベルの
制御信号が供給されたとき、入出力端子４に信号を出力
し、ローレベルの制御信号が供給されたときは、信号を
出力しない。一方、バッファ回路７２はローレベルの制
御信号が供給されたとき、データバス２に信号を出力
し、ハイレベルの制御信号が供給されたときは信号を出
力しない。なお、図中の矢印ＡはＣＰＵ１が外部から信
号を取り込むときのバッファ回路７における信号の伝搬
方向を示し、矢印ＢはＣＰＵ１が外部に信号を出力する
ときの信号の伝搬方向を示す。
【００１０】アンド回路８の一方の入力はＣＰＵ１から
の読み出し信号線１０に接続され、アンド回路８の他方
の入力はフリップフロップ回路９の非反転出力端子９ｃ
に接続されている。また、フリップフロップ回路９のデ
ータ入力端子９ａも信号線１０に接続され、クロック入
力端子９ｂはクロック入力線１１に接続されている。
の読み出し信号線１０に接続され、アンド回路８の他方
の入力はフリップフロップ回路９の非反転出力端子９ｃ
に接続されている。また、フリップフロップ回路９のデ
ータ入力端子９ａも信号線１０に接続され、クロック入
力端子９ｂはクロック入力線１１に接続されている。
【００１１】ＣＰＵ１からの読み出し信号線１０は、バ
ッファ１２を介して読み出し信号出力端子５にも接続さ
れており、ＣＰＵ１は端子４，５に接続された入出力装
置、記憶装置などの外部装置からデータを読み出すと
き、信号線１０にアクティブ“ＬＯＷ”の読み出し信号
ＲＤを出力する。また、ＣＰＵ１のクロック入力端子１
ａはクロック入力線１１に接続されている。
ッファ１２を介して読み出し信号出力端子５にも接続さ
れており、ＣＰＵ１は端子４，５に接続された入出力装
置、記憶装置などの外部装置からデータを読み出すと
き、信号線１０にアクティブ“ＬＯＷ”の読み出し信号
ＲＤを出力する。また、ＣＰＵ１のクロック入力端子１
ａはクロック入力線１１に接続されている。
【００１２】次に、図２に示すタイミングチャートを用
いて動作を説明する。ＣＰＵ１が外部装置からデータを
読み出すため、タイミングＴ１でローレベルの読み出し
信号ＲＤを信号線１０に出力すると、これはアンド回路
８の一方の入力に与えられるので、アンド回路８は直ち
にローレベルの出力信号をバッファ回路７１，７２の制
御端子に出力する。その結果、バッファ回路７２は、外
部装置が入出力端子４に与える信号（入力信号）をデー
タバス２に出力する。ＣＰＵ１はこの信号をデータバス
２を介して読み込む。
いて動作を説明する。ＣＰＵ１が外部装置からデータを
読み出すため、タイミングＴ１でローレベルの読み出し
信号ＲＤを信号線１０に出力すると、これはアンド回路
８の一方の入力に与えられるので、アンド回路８は直ち
にローレベルの出力信号をバッファ回路７１，７２の制
御端子に出力する。その結果、バッファ回路７２は、外
部装置が入出力端子４に与える信号（入力信号）をデー
タバス２に出力する。ＣＰＵ１はこの信号をデータバス
２を介して読み込む。
【００１３】一方、ＣＰＵ１が外部装置にデータを出力
するため、タイミングＴ２で読み出し信号ＲＤをハイレ
ベルにすると、フリップフロップ回路９は、クロック入
力線１１からのクロック信号ＣＫの立上りに同期してこ
れを取り込み、ハイレベルの信号をアンド回路８の一方
の入力に供給する。このときアンド回路８のもう一方の
入力にはハイレベルの読み出し信号ＲＤが与えられてい
るので、アンド回路８はハイレベルの信号をバッファ回
路７１，７２の制御端子に出力する。その結果、バッフ
ァ回路７１はデータバス２からの信号（出力信号）を入
出力端子４を介して外部装置に出力する。
するため、タイミングＴ２で読み出し信号ＲＤをハイレ
ベルにすると、フリップフロップ回路９は、クロック入
力線１１からのクロック信号ＣＫの立上りに同期してこ
れを取り込み、ハイレベルの信号をアンド回路８の一方
の入力に供給する。このときアンド回路８のもう一方の
入力にはハイレベルの読み出し信号ＲＤが与えられてい
るので、アンド回路８はハイレベルの信号をバッファ回
路７１，７２の制御端子に出力する。その結果、バッフ
ァ回路７１はデータバス２からの信号（出力信号）を入
出力端子４を介して外部装置に出力する。
【００１４】このように上記実施例のデータバス制御回
路を組み込んだ複合ＬＳＩ３では、ＣＰＵ１のデータバ
ス２はバッファ７を介して入出力端子４に接続され、Ｃ
ＰＵ１はバッファ７を介して信号の授受を行うようにな
っている。従って、外部からのノイズはデータバス２に
侵入し難くなり、複合ＬＳＩ３の電気的な信頼性が大幅
に向上する。そして、バスバッファとして抵抗を採用し
た場合のような伝搬遅延の問題はなく、さらにドライブ
能力の低下といった問題も生じない。
路を組み込んだ複合ＬＳＩ３では、ＣＰＵ１のデータバ
ス２はバッファ７を介して入出力端子４に接続され、Ｃ
ＰＵ１はバッファ７を介して信号の授受を行うようにな
っている。従って、外部からのノイズはデータバス２に
侵入し難くなり、複合ＬＳＩ３の電気的な信頼性が大幅
に向上する。そして、バスバッファとして抵抗を採用し
た場合のような伝搬遅延の問題はなく、さらにドライブ
能力の低下といった問題も生じない。
【００１５】また、このデータバス制御回路では、読み
出し信号ＲＤがハイレベルになったとき、バッファ回路
７の信号伝搬方向の切り換えをすぐには行わず、次のク
ロック信号ＣＫの立上りで切り換えるようになってい
る。すなわち、読み出し信号ＲＤがハイレベルになり、
その後、保持時間ｔが経過してから、バッファ７１は信
号を出力する。従って、外部装置がハイレベルの読み出
し信号ＲＤを受け取った後、信号の送出を完全に停止す
るまでにある程度、時間がかかっても、ＣＰＵ１が出力
する信号と外部装置が出力する信号とが衝突することを
防止することができる。
出し信号ＲＤがハイレベルになったとき、バッファ回路
７の信号伝搬方向の切り換えをすぐには行わず、次のク
ロック信号ＣＫの立上りで切り換えるようになってい
る。すなわち、読み出し信号ＲＤがハイレベルになり、
その後、保持時間ｔが経過してから、バッファ７１は信
号を出力する。従って、外部装置がハイレベルの読み出
し信号ＲＤを受け取った後、信号の送出を完全に停止す
るまでにある程度、時間がかかっても、ＣＰＵ１が出力
する信号と外部装置が出力する信号とが衝突することを
防止することができる。
【００１６】図３に上記第１の実施例の変形例を示す。
この例では、ＣＰＵ１としてＺ８０を用いており、アン
ド回路８の出力をアンド回路１３及びオア回路１４の一
方の入力にそれぞれ接続し、アンド回路１３の出力をバ
ッファ回路７１の制御端子に接続し、オア回路１４の出
力をバッファ回路７２の制御端子に接続している。ま
た、ＣＰＵ１から出力されるデータバス解放信号ＢＵＳ
ＡＫをアンド回路１３の他方の入力に供給するととも
に、インバータ１５を介してオア回路１４の他方の入力
にも供給している。
この例では、ＣＰＵ１としてＺ８０を用いており、アン
ド回路８の出力をアンド回路１３及びオア回路１４の一
方の入力にそれぞれ接続し、アンド回路１３の出力をバ
ッファ回路７１の制御端子に接続し、オア回路１４の出
力をバッファ回路７２の制御端子に接続している。ま
た、ＣＰＵ１から出力されるデータバス解放信号ＢＵＳ
ＡＫをアンド回路１３の他方の入力に供給するととも
に、インバータ１５を介してオア回路１４の他方の入力
にも供給している。
【００１７】データバス解放信号ＢＵＳＡＫがハイレベ
ルのときのデータバス制御回路の動作は前述の第１の実
施例の場合と同じである。データバス解放信号ＢＵＳＡ
Ｋがローレベルになると図４のタイミングチャートに示
すようにデータバス２が解放状態（フローティング）に
なると共に、バッファ回路７１の制御端子に供給される
信号がローレベルとなり、バッファ回路７２の制御端子
に供給される信号がハイレベルとなる。この状態では、
ＬＳＩ３と外部装置とが電気的に分離され、ＬＳＩ３と
外部装置との間のデータの受け渡しが禁止される。従っ
てこの状態では、外部の記憶装置や入出力装置の間でＬ
ＳＩ３を無視してデータの受け渡しを行うことができ
る。
ルのときのデータバス制御回路の動作は前述の第１の実
施例の場合と同じである。データバス解放信号ＢＵＳＡ
Ｋがローレベルになると図４のタイミングチャートに示
すようにデータバス２が解放状態（フローティング）に
なると共に、バッファ回路７１の制御端子に供給される
信号がローレベルとなり、バッファ回路７２の制御端子
に供給される信号がハイレベルとなる。この状態では、
ＬＳＩ３と外部装置とが電気的に分離され、ＬＳＩ３と
外部装置との間のデータの受け渡しが禁止される。従っ
てこの状態では、外部の記憶装置や入出力装置の間でＬ
ＳＩ３を無視してデータの受け渡しを行うことができ
る。
【００１８】次に図５及び６を参照して本発明の第２の
実施例を説明する。図５において、図１の部材と同じ機
能を有する部材には同じ符号を付している。
実施例を説明する。図５において、図１の部材と同じ機
能を有する部材には同じ符号を付している。
【００１９】第２の実施例は、フリップフロップ回路９
に代えて遅延素子１６を用いる点で第１の実施例と異な
っている。図５に示すように遅延素子１６の入力は読み
出し信号線１０に接続され、遅延素子１６の出力はアン
ド回路８の入力に接続されている。図６のタイミングチ
ャートに示すように、読み出し信号ＲＤがハイレベルか
らローレベルに立ち下がると同時にアンド回路８の出力
はハイレベルからローレベルに立ち下がり、ＣＰＵ１は
入出力端子４を介して外部からデータを読み込む状態に
なる。読み出し信号ＲＤがローレベルからハイレベルに
立ち上がると、遅延素子１６の遅延特性により定まる保
持時間ｔが経過した後にアンド回路８の出力がハイレベ
ルに立上がり、ＣＰＵ１は外部にデータを出力する状態
となる。保持時間ｔは、前述したようにＬＳＩ３と外部
装置の双方がデータを出力する状態となった場合に、双
方のデータが衝突することを防いでＬＳＩ３や外部装置
が劣化することを防止するために設けられる。
に代えて遅延素子１６を用いる点で第１の実施例と異な
っている。図５に示すように遅延素子１６の入力は読み
出し信号線１０に接続され、遅延素子１６の出力はアン
ド回路８の入力に接続されている。図６のタイミングチ
ャートに示すように、読み出し信号ＲＤがハイレベルか
らローレベルに立ち下がると同時にアンド回路８の出力
はハイレベルからローレベルに立ち下がり、ＣＰＵ１は
入出力端子４を介して外部からデータを読み込む状態に
なる。読み出し信号ＲＤがローレベルからハイレベルに
立ち上がると、遅延素子１６の遅延特性により定まる保
持時間ｔが経過した後にアンド回路８の出力がハイレベ
ルに立上がり、ＣＰＵ１は外部にデータを出力する状態
となる。保持時間ｔは、前述したようにＬＳＩ３と外部
装置の双方がデータを出力する状態となった場合に、双
方のデータが衝突することを防いでＬＳＩ３や外部装置
が劣化することを防止するために設けられる。
【００２０】上記第２の実施例のデータバス制御回路に
おいては、保持時間ｔはクロック信号ＣＫによらず遅延
素子１６の遅延量により定まるので、保持時間ｔを外部
の記憶装置や入出力装置の特性に合わせて任意に設定す
ることができる。
おいては、保持時間ｔはクロック信号ＣＫによらず遅延
素子１６の遅延量により定まるので、保持時間ｔを外部
の記憶装置や入出力装置の特性に合わせて任意に設定す
ることができる。
【００２１】図７は上記第２の実施例の変形例の回路図
である。この例では、前述の第１の実施例の変形例と同
様に、ＣＰＵ１としてＺ８０を用い、アンド回路８の出
力をアンド回路１３及びオア回路１４の一方の入力にそ
れぞれ接続し、アンド回路１３の出力をバッファ回路７
１の制御端子に接続し、オア回路１４の出力をバッファ
回路７２の制御端子に接続している。また、ＣＰＵ１か
ら出力されるデータバス解放信号ＢＵＳＡＫをアンド回
路１３の他方の入力に供給し、さらに、インバータ１５
を介してオア回路１４の他方の入力にも供給している。
である。この例では、前述の第１の実施例の変形例と同
様に、ＣＰＵ１としてＺ８０を用い、アンド回路８の出
力をアンド回路１３及びオア回路１４の一方の入力にそ
れぞれ接続し、アンド回路１３の出力をバッファ回路７
１の制御端子に接続し、オア回路１４の出力をバッファ
回路７２の制御端子に接続している。また、ＣＰＵ１か
ら出力されるデータバス解放信号ＢＵＳＡＫをアンド回
路１３の他方の入力に供給し、さらに、インバータ１５
を介してオア回路１４の他方の入力にも供給している。
【００２２】この様に構成することにより、前述したよ
うに、データバス解放信号がローレベルの状態では、Ｌ
ＳＩ３と外部装置とが電気的に分離され、ＬＳＩ３と外
部装置との間のデータの受け渡しが禁止される。従って
この状態では、外部の記憶装置や入出力装置の間でＬＳ
Ｉ３を無視してデータの受け渡しを行うことができる。
うに、データバス解放信号がローレベルの状態では、Ｌ
ＳＩ３と外部装置とが電気的に分離され、ＬＳＩ３と外
部装置との間のデータの受け渡しが禁止される。従って
この状態では、外部の記憶装置や入出力装置の間でＬＳ
Ｉ３を無視してデータの受け渡しを行うことができる。
【００２３】
【発明の効果】以上説明したように本発明のデータバス
制御回路を採用した半導体集積回路では、中央処理装置
のデータバスは双方向製のバスバッファを介して外部の
装置と接続される。従って外部からのノイズがデータバ
スに侵入し難くなり、半導体集積回路の電気的な信頼性
が大幅に向上する。また、バスバッファとして抵抗を採
用した場合に発生する伝搬遅延の問題はなく、ドライブ
能力の低下といった問題も生じない。加えて、読み出し
信号が無効となった場合には信号伝搬方向の切り換えを
すぐには行わず、所定時間遅延させてから切り換えるこ
とにより、外部装置が信号の出力を完全に停止するまで
にある程度時間がかかっても、中央処理装置が出力する
信号と外部装置が出力する信号とが衝突することを防止
することができる。
制御回路を採用した半導体集積回路では、中央処理装置
のデータバスは双方向製のバスバッファを介して外部の
装置と接続される。従って外部からのノイズがデータバ
スに侵入し難くなり、半導体集積回路の電気的な信頼性
が大幅に向上する。また、バスバッファとして抵抗を採
用した場合に発生する伝搬遅延の問題はなく、ドライブ
能力の低下といった問題も生じない。加えて、読み出し
信号が無効となった場合には信号伝搬方向の切り換えを
すぐには行わず、所定時間遅延させてから切り換えるこ
とにより、外部装置が信号の出力を完全に停止するまで
にある程度時間がかかっても、中央処理装置が出力する
信号と外部装置が出力する信号とが衝突することを防止
することができる。
【００２４】また、本発明のデータバス制御回路は構成
が極めて簡素であり、あらゆる複合型半導体集積回路に
共通に利用することができるので、システムごとにデー
タバスの取り扱い方法を検討する手間を省くことがで
き、開発効率の点で非常に有利である。
が極めて簡素であり、あらゆる複合型半導体集積回路に
共通に利用することができるので、システムごとにデー
タバスの取り扱い方法を検討する手間を省くことがで
き、開発効率の点で非常に有利である。
【図１】本発明の第１の実施例のＬＳＩの構成を示す回
路図である。
路図である。
【図２】図１のＬＳＩの動作を説明するためのタイミン
グチャートである。
グチャートである。
【図３】図１のＬＳＩの変形例の構成を示す回路図であ
る。
る。
【図４】図３のＬＳＩの動作を説明するためのタイミン
グチャートである。
グチャートである。
【図５】本発明の第２の実施例のＬＳＩの構成を示す回
路図である。
路図である。
【図６】図５のＬＳＩの動作を説明するためのタイミン
グチャートである。
グチャートである。
【図７】図５のＬＳＩの変形例の構成を示す回路図であ
る。
る。
【図８】従来のＬＳＩの構成を示す回路図である。
【図９】従来の他のＬＳＩの構成を示す回路図である。
１ 中央処理装置（ＣＰＵ） ２ データバス ３ 複合ＬＳＩ ４ 入出力端子 ５ 読み出し信号出力端子 ６ その他の機能ブロック ７ バスバッファ ８、１３ アンド回路 ９ フリップフロップ回路 １４ オア回路 １５ インバータ １６ 遅延素子 ７１，７２ バッファ回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 増井 捷宏 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (56)参考文献 特開 昭58−24925（ＪＰ，Ａ) 実開 昭63−181198（ＪＰ，Ｕ)
Claims (2)
- 【請求項１】 外部との間でデータの授受を行うための
入出力端子を有しており中央処理装置を含む複数の機能
ブロックを１つの半導体チップ上に形成して構成した半
導体集積回路のデータバス制御回路であって、前記中央
処理装置に接続されているデータバスと前記入出力端子
とを接続する双方向性のバスバッファと、前記中央処理
装置から出力される読み出し信号が有効となった際には
前記バスバッファの信号伝搬方向をすぐに入力方向に切
り換え、前記読み出し信号が無効となった際には前記バ
スバッファの信号伝搬方向を所定時間遅延させて出力方
向に切り換える切り換え手段とを備えたことを特徴とす
る半導体集積回路のデータバス制御回路。 - 【請求項２】 前記切り換え手段は、前記読み出し信号
が無効となった際には前記バスバッファの信号伝搬方向
を前記中央処理装置の次のクロックの立ち上がりまで遅
延させて出力方向に切り換えるように構成されているこ
とを特徴とする請求項１に記載の半導体集積回路のデー
タバス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3026322A JP2655585B2 (ja) | 1991-02-20 | 1991-02-20 | 半導体集積回路のデータバス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3026322A JP2655585B2 (ja) | 1991-02-20 | 1991-02-20 | 半導体集積回路のデータバス制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04264950A JPH04264950A (ja) | 1992-09-21 |
| JP2655585B2 true JP2655585B2 (ja) | 1997-09-24 |
Family
ID=12190169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3026322A Expired - Lifetime JP2655585B2 (ja) | 1991-02-20 | 1991-02-20 | 半導体集積回路のデータバス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2655585B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5824925A (ja) * | 1981-08-06 | 1983-02-15 | Fujitsu Ltd | 双方向性バスの制御方式 |
| JPS6273359A (ja) * | 1985-09-27 | 1987-04-04 | Toshiba Corp | コンピユ−タシステムの制御回路 |
-
1991
- 1991-02-20 JP JP3026322A patent/JP2655585B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04264950A (ja) | 1992-09-21 |
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