JPH04264950A - 半導体集積回路のデータバス制御回路 - Google Patents
半導体集積回路のデータバス制御回路Info
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- JPH04264950A JPH04264950A JP2632291A JP2632291A JPH04264950A JP H04264950 A JPH04264950 A JP H04264950A JP 2632291 A JP2632291 A JP 2632291A JP 2632291 A JP2632291 A JP 2632291A JP H04264950 A JPH04264950 A JP H04264950A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は半導体集積回路に関し、
さらに詳しくは中央処理装置を含む複数の機能ブロック
を1つの半導体チップ上に形成して構成した半導体集積
回路に関するものである。
さらに詳しくは中央処理装置を含む複数の機能ブロック
を1つの半導体チップ上に形成して構成した半導体集積
回路に関するものである。
【0002】
【従来の技術】従来、中央処理装置(CPU)を含む複
数の機能ブロックによって構成された複合型半導体集積
回路(複合LSI)では、CPUのデータバスは複合L
SIの入出力端子に直結されるか、あるいはバスバッフ
ァとしての抵抗を介して複合LSIの入出力端子に接続
されていた。前者の例を図8に、後者の例を図9にそれ
ぞれ示す。
数の機能ブロックによって構成された複合型半導体集積
回路(複合LSI)では、CPUのデータバスは複合L
SIの入出力端子に直結されるか、あるいはバスバッフ
ァとしての抵抗を介して複合LSIの入出力端子に接続
されていた。前者の例を図8に、後者の例を図9にそれ
ぞれ示す。
【0003】図8の複合LSIでは、CPU101のデ
ータバス102は複合LSI103のデータ入出力端子
104に直接接続されている。なお、105はCPU1
01の読み出し信号RDをバッファ107を介して出力
するための出力端子であり、また、106はCPU以外
の機能ブロックである。一方、図9の複合LSIでは、
CPU101のデータバス102の各信号線はそれぞれ
抵抗rを介して入出力端子104に接続されている。
ータバス102は複合LSI103のデータ入出力端子
104に直接接続されている。なお、105はCPU1
01の読み出し信号RDをバッファ107を介して出力
するための出力端子であり、また、106はCPU以外
の機能ブロックである。一方、図9の複合LSIでは、
CPU101のデータバス102の各信号線はそれぞれ
抵抗rを介して入出力端子104に接続されている。
【0004】
【発明が解決しようとする課題】図8のLSIの場合、
外部からのノイズは直接CPU101のデータバス10
2に侵入するので、電気的に十分な信頼性が得られない
という問題がある。また、図9のLSIの場合には、デ
ータバス102上を伝搬する信号の遅延量が問題となる
。即ち、抵抗rの値をどのような場合にも適合するよう
に設定することは困難であり、また、抵抗rによって信
号は減衰するので、データバスのドライブ能力が低下す
るという問題もある。
外部からのノイズは直接CPU101のデータバス10
2に侵入するので、電気的に十分な信頼性が得られない
という問題がある。また、図9のLSIの場合には、デ
ータバス102上を伝搬する信号の遅延量が問題となる
。即ち、抵抗rの値をどのような場合にも適合するよう
に設定することは困難であり、また、抵抗rによって信
号は減衰するので、データバスのドライブ能力が低下す
るという問題もある。
【0005】本発明の目的は、このような問題を解決し
、信号の伝搬遅延およびドライブ能力の低下といった問
題を生じさせることなく外部ノイズの侵入を防止し得る
半導体集積回路を提供することにある。
、信号の伝搬遅延およびドライブ能力の低下といった問
題を生じさせることなく外部ノイズの侵入を防止し得る
半導体集積回路を提供することにある。
【0006】
【課題を解決するための手段】本発明の前記目的は、外
部との間でデータの授受を行うための入出力端子を有し
ており中央処理装置を含む複数の機能ブロックを1つの
半導体チップ上に形成して構成した半導体集積回路のデ
ータバス制御回路であって、前記中央処理装置に接続さ
れているデータバスと前記入出力端子とを接続する双方
向性のバスバッファと、前記中央処理装置から出力され
る読み出し信号のレベルに応じて前記バスバッファの信
号伝搬過方向を決定する手段とを備えたことを特徴とす
る半導体集積回路のデータバス制御回路によって達成さ
れる。
部との間でデータの授受を行うための入出力端子を有し
ており中央処理装置を含む複数の機能ブロックを1つの
半導体チップ上に形成して構成した半導体集積回路のデ
ータバス制御回路であって、前記中央処理装置に接続さ
れているデータバスと前記入出力端子とを接続する双方
向性のバスバッファと、前記中央処理装置から出力され
る読み出し信号のレベルに応じて前記バスバッファの信
号伝搬過方向を決定する手段とを備えたことを特徴とす
る半導体集積回路のデータバス制御回路によって達成さ
れる。
【0007】
【作用】本発明のデータバス制御回路を備えた半導体集
積回路においては、例えば、読み出し信号がローレベル
のときバスバッファの信号伝搬方向が入出力端子から中
央処理装置に向かう方向となり、記憶装置等の外部装置
からデータを読み出すことができる。また、読み出し信
号がハイレベルになるとバスバッファの信号伝搬方向が
中央処理装置から入出力端子に向かう方向となりデータ
を外部に出力することができる。
積回路においては、例えば、読み出し信号がローレベル
のときバスバッファの信号伝搬方向が入出力端子から中
央処理装置に向かう方向となり、記憶装置等の外部装置
からデータを読み出すことができる。また、読み出し信
号がハイレベルになるとバスバッファの信号伝搬方向が
中央処理装置から入出力端子に向かう方向となりデータ
を外部に出力することができる。
【0008】
【実施例】次に本発明の実施例を図面を参照して詳細に
説明する。図1に本発明のデータバス制御回路を備えた
半導体集積回路の第1の実施例の回路図を示す。この半
導体集積回路、すなわち複合LSI3はCPU1および
その他の機能ブロック6によって構成され、データバス
制御回路は、双方向バスバッファ7と、2入力のアンド
回路8と、フリップフロップ回路9とから構成されてい
る。
説明する。図1に本発明のデータバス制御回路を備えた
半導体集積回路の第1の実施例の回路図を示す。この半
導体集積回路、すなわち複合LSI3はCPU1および
その他の機能ブロック6によって構成され、データバス
制御回路は、双方向バスバッファ7と、2入力のアンド
回路8と、フリップフロップ回路9とから構成されてい
る。
【0009】バスバッファ7は、8つのバッファ回路7
1と8つのバッファ回路72とにより構成され、バッフ
ァ回路71の入力はそれぞれ、CPU1のデータバス2
の各信号線D0〜D7に接続され、バッファ回路71の
出力はそれぞれ、複合LSI3の8つの入出力端子4に
接続されている。バッファ回路72の入力はそれぞれ8
つの入出力端子4に接続され、出力はそれぞれデータバ
ス2の各信号線D0〜D7に接続されている。バッファ
回路71,72の制御端子はすべて、アンド回路8の出
力に接続されている。バッファ回路71はハイレベルの
制御信号が供給されたとき、入出力端子4に信号を出力
し、ローレベルの制御信号が供給されたときは、信号を
出力しない。一方、バッファ回路72はローレベルの制
御信号が供給されたとき、データバス2に信号を出力し
、ハイレベルの制御信号が供給されたときは信号を出力
しない。なお、図中の矢印AはCPU1が外部から信号
を取り込むときのバッファ回路7における信号の伝搬方
向を示し、矢印BはCPU1が外部に信号を出力すると
きの信号の伝搬方向を示す。
1と8つのバッファ回路72とにより構成され、バッフ
ァ回路71の入力はそれぞれ、CPU1のデータバス2
の各信号線D0〜D7に接続され、バッファ回路71の
出力はそれぞれ、複合LSI3の8つの入出力端子4に
接続されている。バッファ回路72の入力はそれぞれ8
つの入出力端子4に接続され、出力はそれぞれデータバ
ス2の各信号線D0〜D7に接続されている。バッファ
回路71,72の制御端子はすべて、アンド回路8の出
力に接続されている。バッファ回路71はハイレベルの
制御信号が供給されたとき、入出力端子4に信号を出力
し、ローレベルの制御信号が供給されたときは、信号を
出力しない。一方、バッファ回路72はローレベルの制
御信号が供給されたとき、データバス2に信号を出力し
、ハイレベルの制御信号が供給されたときは信号を出力
しない。なお、図中の矢印AはCPU1が外部から信号
を取り込むときのバッファ回路7における信号の伝搬方
向を示し、矢印BはCPU1が外部に信号を出力すると
きの信号の伝搬方向を示す。
【0010】アンド回路8の一方の入力はCPU1から
の読み出し信号線10に接続され、アンド回路8の他方
の入力はフリップフロップ回路9の非反転出力端子9c
に接続されている。また、フリップフロップ回路9のデ
ータ入力端子9aも信号線10に接続され、クロック入
力端子9bはクロック入力線11に接続されている。
の読み出し信号線10に接続され、アンド回路8の他方
の入力はフリップフロップ回路9の非反転出力端子9c
に接続されている。また、フリップフロップ回路9のデ
ータ入力端子9aも信号線10に接続され、クロック入
力端子9bはクロック入力線11に接続されている。
【0011】CPU1からの読み出し信号線10は、バ
ッファ12を介して読み出し信号出力端子5にも接続さ
れており、CPU1は端子4,5に接続された入出力装
置、記憶装置などの外部装置からデータを読み出すとき
、信号線10にアクティブ“LOW”の読み出し信号R
Dを出力する。また、CPU1のクロック入力端子1a
はクロック入力線11に接続されている。
ッファ12を介して読み出し信号出力端子5にも接続さ
れており、CPU1は端子4,5に接続された入出力装
置、記憶装置などの外部装置からデータを読み出すとき
、信号線10にアクティブ“LOW”の読み出し信号R
Dを出力する。また、CPU1のクロック入力端子1a
はクロック入力線11に接続されている。
【0012】次に、図2に示すタイミングチャートを用
いて動作を説明する。CPU1が外部装置からデータを
読み出すため、タイミングT1でローレベルの読み出し
信号RDを信号線10に出力すると、これはアンド回路
8の一方の入力に与えられるので、アンド回路8は直ち
にローレベルの出力信号をバッファ回路71,72の制
御端子に出力する。その結果、バッファ回路72は、外
部装置が入出力端子4に与える信号(入力信号)をデー
タバス2に出力する。CPU1はこの信号をデータバス
2を介して読み込む。
いて動作を説明する。CPU1が外部装置からデータを
読み出すため、タイミングT1でローレベルの読み出し
信号RDを信号線10に出力すると、これはアンド回路
8の一方の入力に与えられるので、アンド回路8は直ち
にローレベルの出力信号をバッファ回路71,72の制
御端子に出力する。その結果、バッファ回路72は、外
部装置が入出力端子4に与える信号(入力信号)をデー
タバス2に出力する。CPU1はこの信号をデータバス
2を介して読み込む。
【0013】一方、CPU1が外部装置にデータを出力
するため、タイミングT2で読み出し信号RDをハイレ
ベルにすると、フリップフロップ回路9は、クロック入
力線11からのクロック信号CKの立上りに同期してこ
れを取り込み、ハイレベルの信号をアンド回路8の一方
の入力に供給する。このときアンド回路8のもう一方の
入力にはハイレベルの読み出し信号RDが与えられてい
るので、アンド回路8はハイレベルの信号をバッファ回
路71,72の制御端子に出力する。その結果、バッフ
ァ回路71はデータバス2からの信号(出力信号)を入
出力端子4を介して外部装置に出力する。
するため、タイミングT2で読み出し信号RDをハイレ
ベルにすると、フリップフロップ回路9は、クロック入
力線11からのクロック信号CKの立上りに同期してこ
れを取り込み、ハイレベルの信号をアンド回路8の一方
の入力に供給する。このときアンド回路8のもう一方の
入力にはハイレベルの読み出し信号RDが与えられてい
るので、アンド回路8はハイレベルの信号をバッファ回
路71,72の制御端子に出力する。その結果、バッフ
ァ回路71はデータバス2からの信号(出力信号)を入
出力端子4を介して外部装置に出力する。
【0014】このように上記実施例のデータバス制御回
路を組み込んだ複合LSI3では、CPU1のデータバ
ス2はバッファ7を介して入出力端子4に接続され、C
PU1はバッファ7を介して信号の授受を行うようにな
っている。従って、外部からのノイズはデータバス2に
侵入し難くなり、複合LSI3の電気的な信頼性が大幅
に向上する。そして、バスバッファとして抵抗を採用し
た場合のような伝搬遅延の問題はなく、さらにドライブ
能力の低下といった問題も生じない。
路を組み込んだ複合LSI3では、CPU1のデータバ
ス2はバッファ7を介して入出力端子4に接続され、C
PU1はバッファ7を介して信号の授受を行うようにな
っている。従って、外部からのノイズはデータバス2に
侵入し難くなり、複合LSI3の電気的な信頼性が大幅
に向上する。そして、バスバッファとして抵抗を採用し
た場合のような伝搬遅延の問題はなく、さらにドライブ
能力の低下といった問題も生じない。
【0015】また、このデータバス制御回路では、読み
出し信号RDがハイレベルになったとき、バッファ回路
7の信号伝搬方向の切り換えをすぐには行わず、次のク
ロック信号CKの立上りで切り換えるようになっている
。すなわち、読み出し信号RDがハイレベルになり、そ
の後、保持時間tが経過してから、バッファ71は信号
を出力する。従って、外部装置がハイレベルの読み出し
信号RDを受け取った後、信号の送出を完全に停止する
までにある程度、時間がかかっても、CPU1が出力す
る信号と外部装置が出力する信号とが衝突することを防
止することができる。
出し信号RDがハイレベルになったとき、バッファ回路
7の信号伝搬方向の切り換えをすぐには行わず、次のク
ロック信号CKの立上りで切り換えるようになっている
。すなわち、読み出し信号RDがハイレベルになり、そ
の後、保持時間tが経過してから、バッファ71は信号
を出力する。従って、外部装置がハイレベルの読み出し
信号RDを受け取った後、信号の送出を完全に停止する
までにある程度、時間がかかっても、CPU1が出力す
る信号と外部装置が出力する信号とが衝突することを防
止することができる。
【0016】図3に上記第1の実施例の変形例を示す。
この例では、CPU1としてZ80を用いており、アン
ド回路8の出力をアンド回路13及びオア回路14の一
方の入力にそれぞれ接続し、アンド回路13の出力をバ
ッファ回路71の制御端子に接続し、オア回路14の出
力をバッファ回路72の制御端子に接続している。また
、CPU1から出力されるデータバス解放信号BUSA
Kをアンド回路13の他方の入力に供給するとともに、
インバータ15を介してオア回路14の他方の入力にも
供給している。
ド回路8の出力をアンド回路13及びオア回路14の一
方の入力にそれぞれ接続し、アンド回路13の出力をバ
ッファ回路71の制御端子に接続し、オア回路14の出
力をバッファ回路72の制御端子に接続している。また
、CPU1から出力されるデータバス解放信号BUSA
Kをアンド回路13の他方の入力に供給するとともに、
インバータ15を介してオア回路14の他方の入力にも
供給している。
【0017】データバス解放信号BUSAKがハイレベ
ルのときのデータバス制御回路の動作は前述の第1の実
施例の場合と同じである。データバス解放信号BUSA
Kがローレベルになると図4のタイミングチャートに示
すようにデータバス2が解放状態(フローティング)に
なると共に、バッファ回路71の制御端子に供給される
信号がローレベルとなり、バッファ回路72の制御端子
に供給される信号がハイレベルとなる。この状態では、
LSI3と外部装置とが電気的に分離され、LSI3と
外部装置との間のデータの受け渡しが禁止される。従っ
てこの状態では、外部の記憶装置や入出力装置の間でL
SI3を無視してデータの受け渡しを行うことができる
。
ルのときのデータバス制御回路の動作は前述の第1の実
施例の場合と同じである。データバス解放信号BUSA
Kがローレベルになると図4のタイミングチャートに示
すようにデータバス2が解放状態(フローティング)に
なると共に、バッファ回路71の制御端子に供給される
信号がローレベルとなり、バッファ回路72の制御端子
に供給される信号がハイレベルとなる。この状態では、
LSI3と外部装置とが電気的に分離され、LSI3と
外部装置との間のデータの受け渡しが禁止される。従っ
てこの状態では、外部の記憶装置や入出力装置の間でL
SI3を無視してデータの受け渡しを行うことができる
。
【0018】次に図5及び6を参照して本発明の第2の
実施例を説明する。図5において、図1の部材と同じ機
能を有する部材には同じ符号を付している。
実施例を説明する。図5において、図1の部材と同じ機
能を有する部材には同じ符号を付している。
【0019】第2の実施例は、フリップフロップ回路9
に代えて遅延素子16を用いる点で第1の実施例と異な
っている。図5に示すように遅延素子16の入力は読み
出し信号線10に接続され、遅延素子16の出力はアン
ド回路8の入力に接続されている。図6のタイミングチ
ャートに示すように、読み出し信号RDがハイレベルか
らローレベルに立ち下がると同時にアンド回路8の出力
はハイレベルからローレベルに立ち下がり、CPU1は
入出力端子4を介して外部からデータを読み込む状態に
なる。読み出し信号RDがローレベルからハイレベルに
立ち上がると、遅延素子16の遅延特性により定まる保
持時間tが経過した後にアンド回路8の出力がハイレベ
ルに立上がり、CPU1は外部にデータを出力する状態
となる。保持時間tは、前述したようにLSI3と外部
装置の双方がデータを出力する状態となった場合に、双
方のデータが衝突することを防いでLSI3や外部装置
が劣化することを防止するために設けられる。
に代えて遅延素子16を用いる点で第1の実施例と異な
っている。図5に示すように遅延素子16の入力は読み
出し信号線10に接続され、遅延素子16の出力はアン
ド回路8の入力に接続されている。図6のタイミングチ
ャートに示すように、読み出し信号RDがハイレベルか
らローレベルに立ち下がると同時にアンド回路8の出力
はハイレベルからローレベルに立ち下がり、CPU1は
入出力端子4を介して外部からデータを読み込む状態に
なる。読み出し信号RDがローレベルからハイレベルに
立ち上がると、遅延素子16の遅延特性により定まる保
持時間tが経過した後にアンド回路8の出力がハイレベ
ルに立上がり、CPU1は外部にデータを出力する状態
となる。保持時間tは、前述したようにLSI3と外部
装置の双方がデータを出力する状態となった場合に、双
方のデータが衝突することを防いでLSI3や外部装置
が劣化することを防止するために設けられる。
【0020】上記第2の実施例のデータバス制御回路に
おいては、保持時間tはクロック信号CKによらず遅延
素子16の遅延量により定まるので、保持時間tを外部
の記憶装置や入出力装置の特性に合わせて任意に設定す
ることができる。
おいては、保持時間tはクロック信号CKによらず遅延
素子16の遅延量により定まるので、保持時間tを外部
の記憶装置や入出力装置の特性に合わせて任意に設定す
ることができる。
【0021】図7は上記第2の実施例の変形例の回路図
である。この例では、前述の第1の実施例の変形例と同
様に、CPU1としてZ80を用い、アンド回路8の出
力をアンド回路13及びオア回路14の一方の入力にそ
れぞれ接続し、アンド回路13の出力をバッファ回路7
1の制御端子に接続し、オア回路14の出力をバッファ
回路72の制御端子に接続している。また、CPU1か
ら出力されるデータバス解放信号BUSAKをアンド回
路13の他方の入力に供給し、さらに、インバータ15
を介してオア回路14の他方の入力にも供給している。
である。この例では、前述の第1の実施例の変形例と同
様に、CPU1としてZ80を用い、アンド回路8の出
力をアンド回路13及びオア回路14の一方の入力にそ
れぞれ接続し、アンド回路13の出力をバッファ回路7
1の制御端子に接続し、オア回路14の出力をバッファ
回路72の制御端子に接続している。また、CPU1か
ら出力されるデータバス解放信号BUSAKをアンド回
路13の他方の入力に供給し、さらに、インバータ15
を介してオア回路14の他方の入力にも供給している。
【0022】この様に構成することにより、前述したよ
うに、データバス解放信号がローレベルの状態では、L
SI3と外部装置とが電気的に分離され、LSI3と外
部装置との間のデータの受け渡しが禁止される。従って
この状態では、外部の記憶装置や入出力装置の間でLS
I3を無視してデータの受け渡しを行うことができる。
うに、データバス解放信号がローレベルの状態では、L
SI3と外部装置とが電気的に分離され、LSI3と外
部装置との間のデータの受け渡しが禁止される。従って
この状態では、外部の記憶装置や入出力装置の間でLS
I3を無視してデータの受け渡しを行うことができる。
【0023】
【発明の効果】以上説明したように本発明のデータバス
制御回路を採用した半導体集積回路では、中央処理装置
のデータバスは双方向性のバスバッファを介して外部の
装置と接続される。従って外部からのノイズがデータバ
スに侵入し難くなり、半導体集積回路の電気的な信頼性
が大幅に向上する。また、バスバッファとして抵抗を採
用した場合に発生する伝搬遅延の問題はなく、ドライブ
能力の低下といった問題も生じない。
制御回路を採用した半導体集積回路では、中央処理装置
のデータバスは双方向性のバスバッファを介して外部の
装置と接続される。従って外部からのノイズがデータバ
スに侵入し難くなり、半導体集積回路の電気的な信頼性
が大幅に向上する。また、バスバッファとして抵抗を採
用した場合に発生する伝搬遅延の問題はなく、ドライブ
能力の低下といった問題も生じない。
【0024】また、本発明のデータバス制御回路は構成
が極めて簡素であり、あらゆる複合型半導体集積回路に
共通に利用することができるので、システムごとにデー
タバスの取り扱い方法を検討する手間を省くことができ
、開発効率の点で非常に有利である。
が極めて簡素であり、あらゆる複合型半導体集積回路に
共通に利用することができるので、システムごとにデー
タバスの取り扱い方法を検討する手間を省くことができ
、開発効率の点で非常に有利である。
【図1】本発明の第1の実施例のLSIの構成を示す回
路図である。
路図である。
【図2】図1のLSIの動作を説明するためのタイミン
グチャートである。
グチャートである。
【図3】図1のLSIの変形例の構成を示す回路図であ
る。
る。
【図4】図3のLSIの動作を説明するためのタイミン
グチャートである。
グチャートである。
【図5】本発明の第2の実施例のLSIの構成を示す回
路図である。
路図である。
【図6】図5のLSIの動作を説明するためのタイミン
グチャートである。
グチャートである。
【図7】図5のLSIの変形例の構成を示す回路図であ
る。
る。
【図8】従来のLSIの構成を示す回路図である。
【図9】従来の他のLSIの構成を示す回路図である。
1 中央処理装置(CPU)
2 データバス
3 複合LSI
4 入出力端子
5 読み出し信号出力端子
6 その他の機能ブロック
7 バスバッファ
8、13 アンド回路
9 フリップフロップ回路
14 オア回路
15 インバータ
16 遅延素子
71,72 バッファ回路
Claims (1)
- 【請求項1】 外部との間でデータの授受を行うため
の入出力端子を有しており中央処理装置を含む複数の機
能ブロックを1つの半導体チップ上に形成して構成した
半導体集積回路のデータバス制御回路であって、前記中
央処理装置に接続されているデータバスと前記入出力端
子とを接続する双方向性のバスバッファと、前記中央処
理装置から出力される読み出し信号のレベルに応じて前
記バスバッファの信号伝搬過方向を決定する手段とを備
えたことを特徴とする半導体集積回路のデータバス制御
回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3026322A JP2655585B2 (ja) | 1991-02-20 | 1991-02-20 | 半導体集積回路のデータバス制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3026322A JP2655585B2 (ja) | 1991-02-20 | 1991-02-20 | 半導体集積回路のデータバス制御回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04264950A true JPH04264950A (ja) | 1992-09-21 |
JP2655585B2 JP2655585B2 (ja) | 1997-09-24 |
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JP3026322A Expired - Lifetime JP2655585B2 (ja) | 1991-02-20 | 1991-02-20 | 半導体集積回路のデータバス制御回路 |
Country Status (1)
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JP (1) | JP2655585B2 (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5824925A (ja) * | 1981-08-06 | 1983-02-15 | Fujitsu Ltd | 双方向性バスの制御方式 |
JPS6273359A (ja) * | 1985-09-27 | 1987-04-04 | Toshiba Corp | コンピユ−タシステムの制御回路 |
-
1991
- 1991-02-20 JP JP3026322A patent/JP2655585B2/ja not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5824925A (ja) * | 1981-08-06 | 1983-02-15 | Fujitsu Ltd | 双方向性バスの制御方式 |
JPS6273359A (ja) * | 1985-09-27 | 1987-04-04 | Toshiba Corp | コンピユ−タシステムの制御回路 |
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JP2655585B2 (ja) | 1997-09-24 |
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