JPH03139785A - メモリカードインターフェース回路 - Google Patents
メモリカードインターフェース回路Info
- Publication number
- JPH03139785A JPH03139785A JP1278855A JP27885589A JPH03139785A JP H03139785 A JPH03139785 A JP H03139785A JP 1278855 A JP1278855 A JP 1278855A JP 27885589 A JP27885589 A JP 27885589A JP H03139785 A JPH03139785 A JP H03139785A
- Authority
- JP
- Japan
- Prior art keywords
- memory card
- wait
- circuit
- signal
- microprocessor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 25
- 238000003780 insertion Methods 0.000 claims abstract description 17
- 230000037431 insertion Effects 0.000 claims abstract description 17
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims abstract description 12
- 239000000872 buffer Substances 0.000 description 19
- 230000002457 bidirectional effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 3
- 244000145845 chattering Species 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、メモリカードと、マイクロプロセッサとの間
のインターフェース回路に関するものである。
のインターフェース回路に関するものである。
従来の技術
従来、メモリカードインターフェース回路は、第4図に
示すように、マイクロプロセッサ10、メモリカードコ
ネクタ11、メモリカード12、第1の単方向トライス
テートバッファ13、第2の単方向トライステートバッ
ファ14、双方向トライステートバッファ15、データ
バス方向制御回路16、およびメモリカード挿入検出回
路17で構成されている。マイクロプロセッサ10のア
ドレスバス10aおよびバス制御信号10bとメモリカ
ードコネクタ11との間には第1の単方向トライステー
トバッファ13および第2の単方向トライステートバッ
ファ14が挿入され、メモリカード挿入検出回路17よ
り出力されるメモリカード挿入信号CARDによって前
記二つの単方向トライステートバッファゲートGの開閉
が行われる。また、マイクロプロセッサ10のデータバ
ス10cとメモリカードコネクタ11との間には双方向
トライステートバッファ15が挿入され、メモリカード
挿入検出回路17より出力されるメモリカード挿入信号
CARDによって前記双方向トライステートバッファの
ゲートGの開閉が行われ、さらにデータバス方向制御回
路16より出力されるデータバス方向制御信号DIRに
よって前記双方向トライステートバッファのデータ送出
方向りが切り替えられる。
示すように、マイクロプロセッサ10、メモリカードコ
ネクタ11、メモリカード12、第1の単方向トライス
テートバッファ13、第2の単方向トライステートバッ
ファ14、双方向トライステートバッファ15、データ
バス方向制御回路16、およびメモリカード挿入検出回
路17で構成されている。マイクロプロセッサ10のア
ドレスバス10aおよびバス制御信号10bとメモリカ
ードコネクタ11との間には第1の単方向トライステー
トバッファ13および第2の単方向トライステートバッ
ファ14が挿入され、メモリカード挿入検出回路17よ
り出力されるメモリカード挿入信号CARDによって前
記二つの単方向トライステートバッファゲートGの開閉
が行われる。また、マイクロプロセッサ10のデータバ
ス10cとメモリカードコネクタ11との間には双方向
トライステートバッファ15が挿入され、メモリカード
挿入検出回路17より出力されるメモリカード挿入信号
CARDによって前記双方向トライステートバッファの
ゲートGの開閉が行われ、さらにデータバス方向制御回
路16より出力されるデータバス方向制御信号DIRに
よって前記双方向トライステートバッファのデータ送出
方向りが切り替えられる。
上記構成により、メモリカード12の挿抜の際に発生さ
れるメモリカード12とメモリカードコネクタ11間の
接点摺動ノイズがマイクロプロセッサ10へ逆流するの
を、第1の単方向トライステートバッファ13および第
2の単方向トライステートバッファ14および双方向ト
ライステートバッファ15によって阻止し、接点摺動ノ
イズによるマイクロプロセッサ10の誤動作を防止する
ものであった。
れるメモリカード12とメモリカードコネクタ11間の
接点摺動ノイズがマイクロプロセッサ10へ逆流するの
を、第1の単方向トライステートバッファ13および第
2の単方向トライステートバッファ14および双方向ト
ライステートバッファ15によって阻止し、接点摺動ノ
イズによるマイクロプロセッサ10の誤動作を防止する
ものであった。
発明が解決しようとする課題
上記した従来例の構成では、第1の単方向トライステー
トバッファ13、第2の単方向トライステートバッファ
14、双方向トライステートバッファ15、データバス
方向制御回路16、およびメモリカード挿入検出回路1
7等の多数のICチップおよび複雑な回路を必要とし、
それが機器の小型化とコストダウンの大きな妨げとなっ
ている。
トバッファ13、第2の単方向トライステートバッファ
14、双方向トライステートバッファ15、データバス
方向制御回路16、およびメモリカード挿入検出回路1
7等の多数のICチップおよび複雑な回路を必要とし、
それが機器の小型化とコストダウンの大きな妨げとなっ
ている。
本発明は、上記のような課題を解決するものであり、従
来のような多数の部品点数を要しない、簡単な構成のメ
モリカードを提供するのが目的である。
来のような多数の部品点数を要しない、簡単な構成のメ
モリカードを提供するのが目的である。
課題を解決するための手段
上記課題を解決するために本発明は、メモリカードコネ
クタとメモリカード制御回路とを設け、インターフェー
スされるマイクロプロセッサとメモリカードとを直結さ
せ、メモリカード制御回路をメモリカード挿入検出回路
とウェイト信号発生回路で構成してマイクロプロセッサ
に結合させたものである。
クタとメモリカード制御回路とを設け、インターフェー
スされるマイクロプロセッサとメモリカードとを直結さ
せ、メモリカード制御回路をメモリカード挿入検出回路
とウェイト信号発生回路で構成してマイクロプロセッサ
に結合させたものである。
作 用
上記構成にすることにより、マイクロプロセッサとメモ
リカードコネクタとの間に多数のトライステートバッフ
ァを必要とせず、また、複雑なデータバス方向制御回路
等も不要となるので、メモリカードインターフェースが
きわめて簡素な構成となる。
リカードコネクタとの間に多数のトライステートバッフ
ァを必要とせず、また、複雑なデータバス方向制御回路
等も不要となるので、メモリカードインターフェースが
きわめて簡素な構成となる。
実 施 例
以下、本発明の実施例を第1図〜第3図を用いて説明す
る。
る。
〔実施例1〕
第1図は本発明の第一の実施例のブロック図である。
本実施例は、マイクロプロセッサ20、メモリカードコ
ネクタ21、メモリカード22、およびメモリカード制
御回路23で構成されており、マイクロプロセッサ20
とメモリカードコネクタ21は直結されている。また、
メモリカードコネクタ21からのメモリカード検出信号
CINは、メモリカード制御回路23に入力されている
。また、メモリカード制御回路23の出力するCPUウ
ェイト信号CWAITは、マイクロプロセッサ20のウ
ェイト入力端子WAITに直結されている。メモリカー
ド制御回路23は、メモリカード挿入検出回路23a1
およびウェイト信号発生回路23bで構成されており、
メモリカード挿入検出回路23aはメモリカードコネク
タ21からのメモリカード検出信号CINを検知し、ウ
ェイト信号発生回路23bを起動する。ウェイト信号発
生回路23bはCPUウェイト信号CWAITを発生し
、マイクロプロセッサ20にウェイト処理を行わせるも
のである。
ネクタ21、メモリカード22、およびメモリカード制
御回路23で構成されており、マイクロプロセッサ20
とメモリカードコネクタ21は直結されている。また、
メモリカードコネクタ21からのメモリカード検出信号
CINは、メモリカード制御回路23に入力されている
。また、メモリカード制御回路23の出力するCPUウ
ェイト信号CWAITは、マイクロプロセッサ20のウ
ェイト入力端子WAITに直結されている。メモリカー
ド制御回路23は、メモリカード挿入検出回路23a1
およびウェイト信号発生回路23bで構成されており、
メモリカード挿入検出回路23aはメモリカードコネク
タ21からのメモリカード検出信号CINを検知し、ウ
ェイト信号発生回路23bを起動する。ウェイト信号発
生回路23bはCPUウェイト信号CWAITを発生し
、マイクロプロセッサ20にウェイト処理を行わせるも
のである。
メモリカード22がメモリカードコネクタ21に挿入さ
れると、メモリカード挿入検出回路23aはメモリカー
ド検出信号CINを検知し、ウェイト信号発生回路23
bにCPUウェイト要求償号WREQを送出する。ウェ
イト信号発生回路23bは前記ウェイト要求信号WRE
Qを受取り、マイクロプロセッサ20にCPUウェイト
信号(JAITを送出する。この(JAIT信号は、マ
イクロプロセッサ20のウェイトサイクル起動のための
タイミング的条件を満たしたものである。マイクロプロ
セッサ20はCPUウェイト信号CWAITを受は取る
とウェイト処理に入り、CPUウェイト信号CW^IT
が非アクティブになるまでウェイト状態に入る。前記ウ
ェイト状態においては、マイクロプロセッサ20はアド
レスバス20a1データバス20C1およびバス制御信
号20bを保持するので、たとえメモリカード22とメ
モリカードコネクタ21との接点摺動ノイズがアドレス
バス20aやデータバス20c、バス制御信号20bに
重畳しても、マイクロプロセッサ20に誤動作を起こさ
せることはない。また、メモリカード挿入検出回路23
aは、内部にモノマルチバイブレータを備えており、メ
モリカードコネクタ21からのメモリカード検出信号C
INの立下がりあるいは立上がりを検知すると、一定期
間、ウェイト発生回路23bに対してCPUウェイト要
求償号CWAITを送出するので、たとえメモリカード
検出信号CIHにチャタリングが生じても安定したウェ
イトをマイクロプロセッサ20にかけることができる。
れると、メモリカード挿入検出回路23aはメモリカー
ド検出信号CINを検知し、ウェイト信号発生回路23
bにCPUウェイト要求償号WREQを送出する。ウェ
イト信号発生回路23bは前記ウェイト要求信号WRE
Qを受取り、マイクロプロセッサ20にCPUウェイト
信号(JAITを送出する。この(JAIT信号は、マ
イクロプロセッサ20のウェイトサイクル起動のための
タイミング的条件を満たしたものである。マイクロプロ
セッサ20はCPUウェイト信号CWAITを受は取る
とウェイト処理に入り、CPUウェイト信号CW^IT
が非アクティブになるまでウェイト状態に入る。前記ウ
ェイト状態においては、マイクロプロセッサ20はアド
レスバス20a1データバス20C1およびバス制御信
号20bを保持するので、たとえメモリカード22とメ
モリカードコネクタ21との接点摺動ノイズがアドレス
バス20aやデータバス20c、バス制御信号20bに
重畳しても、マイクロプロセッサ20に誤動作を起こさ
せることはない。また、メモリカード挿入検出回路23
aは、内部にモノマルチバイブレータを備えており、メ
モリカードコネクタ21からのメモリカード検出信号C
INの立下がりあるいは立上がりを検知すると、一定期
間、ウェイト発生回路23bに対してCPUウェイト要
求償号CWAITを送出するので、たとえメモリカード
検出信号CIHにチャタリングが生じても安定したウェ
イトをマイクロプロセッサ20にかけることができる。
なお、前記一定期間は1、チャタリングが発生している
時間に対し、余裕をもった長い時間である。また、メモ
リカード22がメモリカードコネクタ21から抜かれる
と、メモリカード挿入検出回路23aはメモリカード検
出信号CINがアクティブから非アクティブに遷移した
ことを検出し、やはりウェイト発生回路23bに対して
CPUウェイト要求償号CWAITを送出するので、ウ
ェイト発生回路23bはマイクロプロセッサ20にCP
Uウェイト信号(JAITを送出し、マイクロプロセッ
サ20はウェイト状態になることとなる。このようにし
て、メモリカード22挿抜の際のメモリカード22とメ
モリカードコネクタ21の接点摺動ノイズによるマイク
ロプロセッサ20の誤動作が阻止される。
時間に対し、余裕をもった長い時間である。また、メモ
リカード22がメモリカードコネクタ21から抜かれる
と、メモリカード挿入検出回路23aはメモリカード検
出信号CINがアクティブから非アクティブに遷移した
ことを検出し、やはりウェイト発生回路23bに対して
CPUウェイト要求償号CWAITを送出するので、ウ
ェイト発生回路23bはマイクロプロセッサ20にCP
Uウェイト信号(JAITを送出し、マイクロプロセッ
サ20はウェイト状態になることとなる。このようにし
て、メモリカード22挿抜の際のメモリカード22とメ
モリカードコネクタ21の接点摺動ノイズによるマイク
ロプロセッサ20の誤動作が阻止される。
第2図に前記各信号のタイミング関係を示す。
メモリカード検出信号CINが遷移すれば、CPUウェ
イト要求償号WREQが一定期間アクチイブになり、C
PUウェイト信号CWAITが送出される。マイクロプ
ロセッサ20がウェイト状態になると、アドレスバス2
0a、データバス20cおよヒハス制御信号20bが保
持され、前記接点摺動ノイズの影響を受けることはなく
なる。なお、ウェイト時間は、メモリカードの挿抜に要
する時間に対して極めてわずかであるので、そのために
マイクロプロセッサの処理が遅くなることはない。
イト要求償号WREQが一定期間アクチイブになり、C
PUウェイト信号CWAITが送出される。マイクロプ
ロセッサ20がウェイト状態になると、アドレスバス2
0a、データバス20cおよヒハス制御信号20bが保
持され、前記接点摺動ノイズの影響を受けることはなく
なる。なお、ウェイト時間は、メモリカードの挿抜に要
する時間に対して極めてわずかであるので、そのために
マイクロプロセッサの処理が遅くなることはない。
〔実施例2〕
第3図は本発明の第二の実施例の斜視図である。
本実施例は、前記本発明の第一の実施例におけるメモリ
カード制御回路23をICチップ化し、メモリカードコ
ネクタ31の中に埋め込んだものであって、メモリカー
ドインターフェースを実施例1に比べてさらに簡素化で
きる。
カード制御回路23をICチップ化し、メモリカードコ
ネクタ31の中に埋め込んだものであって、メモリカー
ドインターフェースを実施例1に比べてさらに簡素化で
きる。
発明の効果
以上のように、本発明によればマイクロプロセッサとメ
モリカードコネクタとの間に多数のトライステートバッ
ファを必要とせず、また、複雑なデータバス方向制御回
路等も不要となるので、メモリカードインターフェース
をきわめて簡素な構成にすることができる。その結果、
メモリカードインターフェースのコスト低減、プリント
基板面積の縮小による機器の小型化、および配線の簡略
化による機器の信頼性の向上が可能となる。
モリカードコネクタとの間に多数のトライステートバッ
ファを必要とせず、また、複雑なデータバス方向制御回
路等も不要となるので、メモリカードインターフェース
をきわめて簡素な構成にすることができる。その結果、
メモリカードインターフェースのコスト低減、プリント
基板面積の縮小による機器の小型化、および配線の簡略
化による機器の信頼性の向上が可能となる。
第1図は本発明の第1の実施例のメモリカードインター
フェースのブロック図、第2図はこの実施例の各信号の
タイミング図である。第3図は本発明の第2の実施例の
メモリカードインターフェースの斜視図である。第4図
は従来のメモリカードインターフェースのブロック図で
ある。 20・・・・・・マイクロプロセッサ、21・・・・・
・メモリカードコネクタ、22・・・・・・メモリカー
ド、23・・・・・・メモリカード制御回路、23a・
・・・・・メモリカード挿入検出回路、23b・・・・
・・ウェイト信号発生回路。
フェースのブロック図、第2図はこの実施例の各信号の
タイミング図である。第3図は本発明の第2の実施例の
メモリカードインターフェースの斜視図である。第4図
は従来のメモリカードインターフェースのブロック図で
ある。 20・・・・・・マイクロプロセッサ、21・・・・・
・メモリカードコネクタ、22・・・・・・メモリカー
ド、23・・・・・・メモリカード制御回路、23a・
・・・・・メモリカード挿入検出回路、23b・・・・
・・ウェイト信号発生回路。
Claims (2)
- (1)メモリカードコネクタとメモリカード制御回路と
を設け、インターフェースされるマイクロプロセッサと
前記メモリカードコネクタとを直結させ、前記メモリカ
ード制御回路をメモリカード挿入検出回路とウェイト信
号発生回路とで構成して前記マイクロプロセッサに結合
させたメモリカードインターフェース回路。 - (2)メモリカード制御回路をICチップ化し、メモリ
カードコネクタ内に埋め込んだ請求項1記載のメモリカ
ードインターフェース回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1278855A JPH03139785A (ja) | 1989-10-25 | 1989-10-25 | メモリカードインターフェース回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1278855A JPH03139785A (ja) | 1989-10-25 | 1989-10-25 | メモリカードインターフェース回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03139785A true JPH03139785A (ja) | 1991-06-13 |
Family
ID=17603078
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1278855A Pending JPH03139785A (ja) | 1989-10-25 | 1989-10-25 | メモリカードインターフェース回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03139785A (ja) |
-
1989
- 1989-10-25 JP JP1278855A patent/JPH03139785A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5418933A (en) | Bidirectional tri-state data bus buffer control circuit for delaying direction switching at I/O pins of semiconductor integrated circuit | |
JPH0348689B2 (ja) | ||
US4409671A (en) | Data processor having single clock pin | |
US5432914A (en) | Scanner interface system for transferring data to main and secondary processing units | |
US6584536B1 (en) | Bus transaction accelerator for multi-clock systems | |
US7096303B1 (en) | Method and apparatus for configuring an integrated bus | |
JPH03139785A (ja) | メモリカードインターフェース回路 | |
US6301188B1 (en) | Method and apparatus for registering free flow information | |
JP2655585B2 (ja) | 半導体集積回路のデータバス制御回路 | |
JP3344564B2 (ja) | 双方向シリアルバスリピータ | |
US5732226A (en) | Apparatus for granting either a CPU data bus or a memory data bus or a memory data bus access to a PCI bus | |
US5539887A (en) | Input buffer circuit for a microprocessor which prevents improper data input | |
JP3271609B2 (ja) | クロック位相制御回路及びそれを用いた装置 | |
JP2565916B2 (ja) | メモリアクセス制御装置 | |
EP0632457A1 (en) | Method and system for providing data hold time by synchronous random access memory during write operations | |
KR910008419B1 (ko) | 공통 메모리 억쎄스방식 | |
US5793235A (en) | Circuit for improving timing conditions in a data processing unit | |
KR940001827Y1 (ko) | 컴퓨터의 클럭 지연 회로 | |
KR970007157Y1 (ko) | 시스템버스와 다수 병렬포트 사이의 인터페이스 장치 | |
KR0152003B1 (ko) | 인터페이스회로 | |
KR950006547Y1 (ko) | 프로세서 이중화시 공통메모리 액세스회로 | |
JP3102051B2 (ja) | マイクロプロセッサ装置 | |
JP2589237B2 (ja) | マルチプレクス回路 | |
KR940001105Y1 (ko) | Dma 핸드셰이크 콘트롤 안정화 장치 | |
JP3926996B2 (ja) | ホルダ回路 |