JPH03139785A - メモリカードインターフェース回路 - Google Patents
メモリカードインターフェース回路Info
- Publication number
- JPH03139785A JPH03139785A JP1278855A JP27885589A JPH03139785A JP H03139785 A JPH03139785 A JP H03139785A JP 1278855 A JP1278855 A JP 1278855A JP 27885589 A JP27885589 A JP 27885589A JP H03139785 A JPH03139785 A JP H03139785A
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- Japan
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- memory card
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- circuit
- signal
- microprocessor
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- Pending
Links
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- 238000003780 insertion Methods 0.000 claims abstract description 17
- 230000037431 insertion Effects 0.000 claims abstract description 17
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims abstract description 12
- 239000000872 buffer Substances 0.000 description 19
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- 238000010586 diagram Methods 0.000 description 4
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- 244000145845 chattering Species 0.000 description 2
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- 230000007704 transition Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、メモリカードと、マイクロプロセッサとの間
のインターフェース回路に関するものである。
のインターフェース回路に関するものである。
従来の技術
従来、メモリカードインターフェース回路は、第４図に
示すように、マイクロプロセッサ１０、メモリカードコ
ネクタ１１、メモリカード１２、第１の単方向トライス
テートバッファ１３、第２の単方向トライステートバッ
ファ１４、双方向トライステートバッファ１５、データ
バス方向制御回路１６、およびメモリカード挿入検出回
路１７で構成されている。マイクロプロセッサ１０のア
ドレスバス１０ａおよびバス制御信号１０ｂとメモリカ
ードコネクタ１１との間には第１の単方向トライステー
トバッファ１３および第２の単方向トライステートバッ
ファ１４が挿入され、メモリカード挿入検出回路１７よ
り出力されるメモリカード挿入信号ＣＡＲＤによって前
記二つの単方向トライステートバッファゲートＧの開閉
が行われる。また、マイクロプロセッサ１０のデータバ
ス１０ｃとメモリカードコネクタ１１との間には双方向
トライステートバッファ１５が挿入され、メモリカード
挿入検出回路１７より出力されるメモリカード挿入信号
ＣＡＲＤによって前記双方向トライステートバッファの
ゲートＧの開閉が行われ、さらにデータバス方向制御回
路１６より出力されるデータバス方向制御信号ＤＩＲに
よって前記双方向トライステートバッファのデータ送出
方向りが切り替えられる。
示すように、マイクロプロセッサ１０、メモリカードコ
ネクタ１１、メモリカード１２、第１の単方向トライス
テートバッファ１３、第２の単方向トライステートバッ
ファ１４、双方向トライステートバッファ１５、データ
バス方向制御回路１６、およびメモリカード挿入検出回
路１７で構成されている。マイクロプロセッサ１０のア
ドレスバス１０ａおよびバス制御信号１０ｂとメモリカ
ードコネクタ１１との間には第１の単方向トライステー
トバッファ１３および第２の単方向トライステートバッ
ファ１４が挿入され、メモリカード挿入検出回路１７よ
り出力されるメモリカード挿入信号ＣＡＲＤによって前
記二つの単方向トライステートバッファゲートＧの開閉
が行われる。また、マイクロプロセッサ１０のデータバ
ス１０ｃとメモリカードコネクタ１１との間には双方向
トライステートバッファ１５が挿入され、メモリカード
挿入検出回路１７より出力されるメモリカード挿入信号
ＣＡＲＤによって前記双方向トライステートバッファの
ゲートＧの開閉が行われ、さらにデータバス方向制御回
路１６より出力されるデータバス方向制御信号ＤＩＲに
よって前記双方向トライステートバッファのデータ送出
方向りが切り替えられる。
上記構成により、メモリカード１２の挿抜の際に発生さ
れるメモリカード１２とメモリカードコネクタ１１間の
接点摺動ノイズがマイクロプロセッサ１０へ逆流するの
を、第１の単方向トライステートバッファ１３および第
２の単方向トライステートバッファ１４および双方向ト
ライステートバッファ１５によって阻止し、接点摺動ノ
イズによるマイクロプロセッサ１０の誤動作を防止する
ものであった。
れるメモリカード１２とメモリカードコネクタ１１間の
接点摺動ノイズがマイクロプロセッサ１０へ逆流するの
を、第１の単方向トライステートバッファ１３および第
２の単方向トライステートバッファ１４および双方向ト
ライステートバッファ１５によって阻止し、接点摺動ノ
イズによるマイクロプロセッサ１０の誤動作を防止する
ものであった。
発明が解決しようとする課題
上記した従来例の構成では、第１の単方向トライステー
トバッファ１３、第２の単方向トライステートバッファ
１４、双方向トライステートバッファ１５、データバス
方向制御回路１６、およびメモリカード挿入検出回路１
７等の多数のＩＣチップおよび複雑な回路を必要とし、
それが機器の小型化とコストダウンの大きな妨げとなっ
ている。
トバッファ１３、第２の単方向トライステートバッファ
１４、双方向トライステートバッファ１５、データバス
方向制御回路１６、およびメモリカード挿入検出回路１
７等の多数のＩＣチップおよび複雑な回路を必要とし、
それが機器の小型化とコストダウンの大きな妨げとなっ
ている。
本発明は、上記のような課題を解決するものであり、従
来のような多数の部品点数を要しない、簡単な構成のメ
モリカードを提供するのが目的である。
来のような多数の部品点数を要しない、簡単な構成のメ
モリカードを提供するのが目的である。
課題を解決するための手段
上記課題を解決するために本発明は、メモリカードコネ
クタとメモリカード制御回路とを設け、インターフェー
スされるマイクロプロセッサとメモリカードとを直結さ
せ、メモリカード制御回路をメモリカード挿入検出回路
とウェイト信号発生回路で構成してマイクロプロセッサ
に結合させたものである。
クタとメモリカード制御回路とを設け、インターフェー
スされるマイクロプロセッサとメモリカードとを直結さ
せ、メモリカード制御回路をメモリカード挿入検出回路
とウェイト信号発生回路で構成してマイクロプロセッサ
に結合させたものである。
作 用
上記構成にすることにより、マイクロプロセッサとメモ
リカードコネクタとの間に多数のトライステートバッフ
ァを必要とせず、また、複雑なデータバス方向制御回路
等も不要となるので、メモリカードインターフェースが
きわめて簡素な構成となる。
リカードコネクタとの間に多数のトライステートバッフ
ァを必要とせず、また、複雑なデータバス方向制御回路
等も不要となるので、メモリカードインターフェースが
きわめて簡素な構成となる。
実 施 例
以下、本発明の実施例を第１図〜第３図を用いて説明す
る。
る。
〔実施例１〕
第１図は本発明の第一の実施例のブロック図である。
本実施例は、マイクロプロセッサ２０、メモリカードコ
ネクタ２１、メモリカード２２、およびメモリカード制
御回路２３で構成されており、マイクロプロセッサ２０
とメモリカードコネクタ２１は直結されている。また、
メモリカードコネクタ２１からのメモリカード検出信号
ＣＩＮは、メモリカード制御回路２３に入力されている
。また、メモリカード制御回路２３の出力するＣＰＵウ
ェイト信号ＣＷＡＩＴは、マイクロプロセッサ２０のウ
ェイト入力端子ＷＡＩＴに直結されている。メモリカー
ド制御回路２３は、メモリカード挿入検出回路２３ａ１
およびウェイト信号発生回路２３ｂで構成されており、
メモリカード挿入検出回路２３ａはメモリカードコネク
タ２１からのメモリカード検出信号ＣＩＮを検知し、ウ
ェイト信号発生回路２３ｂを起動する。ウェイト信号発
生回路２３ｂはＣＰＵウェイト信号ＣＷＡＩＴを発生し
、マイクロプロセッサ２０にウェイト処理を行わせるも
のである。
ネクタ２１、メモリカード２２、およびメモリカード制
御回路２３で構成されており、マイクロプロセッサ２０
とメモリカードコネクタ２１は直結されている。また、
メモリカードコネクタ２１からのメモリカード検出信号
ＣＩＮは、メモリカード制御回路２３に入力されている
。また、メモリカード制御回路２３の出力するＣＰＵウ
ェイト信号ＣＷＡＩＴは、マイクロプロセッサ２０のウ
ェイト入力端子ＷＡＩＴに直結されている。メモリカー
ド制御回路２３は、メモリカード挿入検出回路２３ａ１
およびウェイト信号発生回路２３ｂで構成されており、
メモリカード挿入検出回路２３ａはメモリカードコネク
タ２１からのメモリカード検出信号ＣＩＮを検知し、ウ
ェイト信号発生回路２３ｂを起動する。ウェイト信号発
生回路２３ｂはＣＰＵウェイト信号ＣＷＡＩＴを発生し
、マイクロプロセッサ２０にウェイト処理を行わせるも
のである。
メモリカード２２がメモリカードコネクタ２１に挿入さ
れると、メモリカード挿入検出回路２３ａはメモリカー
ド検出信号ＣＩＮを検知し、ウェイト信号発生回路２３
ｂにＣＰＵウェイト要求償号ＷＲＥＱを送出する。ウェ
イト信号発生回路２３ｂは前記ウェイト要求信号ＷＲＥ
Ｑを受取り、マイクロプロセッサ２０にＣＰＵウェイト
信号（ＪＡＩＴを送出する。この（ＪＡＩＴ信号は、マ
イクロプロセッサ２０のウェイトサイクル起動のための
タイミング的条件を満たしたものである。マイクロプロ
セッサ２０はＣＰＵウェイト信号ＣＷＡＩＴを受は取る
とウェイト処理に入り、ＣＰＵウェイト信号ＣＷ＾ＩＴ
が非アクティブになるまでウェイト状態に入る。前記ウ
ェイト状態においては、マイクロプロセッサ２０はアド
レスバス２０ａ１データバス２０Ｃ１およびバス制御信
号２０ｂを保持するので、たとえメモリカード２２とメ
モリカードコネクタ２１との接点摺動ノイズがアドレス
バス２０ａやデータバス２０ｃ、バス制御信号２０ｂに
重畳しても、マイクロプロセッサ２０に誤動作を起こさ
せることはない。また、メモリカード挿入検出回路２３
ａは、内部にモノマルチバイブレータを備えており、メ
モリカードコネクタ２１からのメモリカード検出信号Ｃ
ＩＮの立下がりあるいは立上がりを検知すると、一定期
間、ウェイト発生回路２３ｂに対してＣＰＵウェイト要
求償号ＣＷＡＩＴを送出するので、たとえメモリカード
検出信号ＣＩＨにチャタリングが生じても安定したウェ
イトをマイクロプロセッサ２０にかけることができる。
れると、メモリカード挿入検出回路２３ａはメモリカー
ド検出信号ＣＩＮを検知し、ウェイト信号発生回路２３
ｂにＣＰＵウェイト要求償号ＷＲＥＱを送出する。ウェ
イト信号発生回路２３ｂは前記ウェイト要求信号ＷＲＥ
Ｑを受取り、マイクロプロセッサ２０にＣＰＵウェイト
信号（ＪＡＩＴを送出する。この（ＪＡＩＴ信号は、マ
イクロプロセッサ２０のウェイトサイクル起動のための
タイミング的条件を満たしたものである。マイクロプロ
セッサ２０はＣＰＵウェイト信号ＣＷＡＩＴを受は取る
とウェイト処理に入り、ＣＰＵウェイト信号ＣＷ＾ＩＴ
が非アクティブになるまでウェイト状態に入る。前記ウ
ェイト状態においては、マイクロプロセッサ２０はアド
レスバス２０ａ１データバス２０Ｃ１およびバス制御信
号２０ｂを保持するので、たとえメモリカード２２とメ
モリカードコネクタ２１との接点摺動ノイズがアドレス
バス２０ａやデータバス２０ｃ、バス制御信号２０ｂに
重畳しても、マイクロプロセッサ２０に誤動作を起こさ
せることはない。また、メモリカード挿入検出回路２３
ａは、内部にモノマルチバイブレータを備えており、メ
モリカードコネクタ２１からのメモリカード検出信号Ｃ
ＩＮの立下がりあるいは立上がりを検知すると、一定期
間、ウェイト発生回路２３ｂに対してＣＰＵウェイト要
求償号ＣＷＡＩＴを送出するので、たとえメモリカード
検出信号ＣＩＨにチャタリングが生じても安定したウェ
イトをマイクロプロセッサ２０にかけることができる。
なお、前記一定期間は１、チャタリングが発生している
時間に対し、余裕をもった長い時間である。また、メモ
リカード２２がメモリカードコネクタ２１から抜かれる
と、メモリカード挿入検出回路２３ａはメモリカード検
出信号ＣＩＮがアクティブから非アクティブに遷移した
ことを検出し、やはりウェイト発生回路２３ｂに対して
ＣＰＵウェイト要求償号ＣＷＡＩＴを送出するので、ウ
ェイト発生回路２３ｂはマイクロプロセッサ２０にＣＰ
Ｕウェイト信号（ＪＡＩＴを送出し、マイクロプロセッ
サ２０はウェイト状態になることとなる。このようにし
て、メモリカード２２挿抜の際のメモリカード２２とメ
モリカードコネクタ２１の接点摺動ノイズによるマイク
ロプロセッサ２０の誤動作が阻止される。
時間に対し、余裕をもった長い時間である。また、メモ
リカード２２がメモリカードコネクタ２１から抜かれる
と、メモリカード挿入検出回路２３ａはメモリカード検
出信号ＣＩＮがアクティブから非アクティブに遷移した
ことを検出し、やはりウェイト発生回路２３ｂに対して
ＣＰＵウェイト要求償号ＣＷＡＩＴを送出するので、ウ
ェイト発生回路２３ｂはマイクロプロセッサ２０にＣＰ
Ｕウェイト信号（ＪＡＩＴを送出し、マイクロプロセッ
サ２０はウェイト状態になることとなる。このようにし
て、メモリカード２２挿抜の際のメモリカード２２とメ
モリカードコネクタ２１の接点摺動ノイズによるマイク
ロプロセッサ２０の誤動作が阻止される。
第２図に前記各信号のタイミング関係を示す。
メモリカード検出信号ＣＩＮが遷移すれば、ＣＰＵウェ
イト要求償号ＷＲＥＱが一定期間アクチイブになり、Ｃ
ＰＵウェイト信号ＣＷＡＩＴが送出される。マイクロプ
ロセッサ２０がウェイト状態になると、アドレスバス２
０ａ、データバス２０ｃおよヒハス制御信号２０ｂが保
持され、前記接点摺動ノイズの影響を受けることはなく
なる。なお、ウェイト時間は、メモリカードの挿抜に要
する時間に対して極めてわずかであるので、そのために
マイクロプロセッサの処理が遅くなることはない。
イト要求償号ＷＲＥＱが一定期間アクチイブになり、Ｃ
ＰＵウェイト信号ＣＷＡＩＴが送出される。マイクロプ
ロセッサ２０がウェイト状態になると、アドレスバス２
０ａ、データバス２０ｃおよヒハス制御信号２０ｂが保
持され、前記接点摺動ノイズの影響を受けることはなく
なる。なお、ウェイト時間は、メモリカードの挿抜に要
する時間に対して極めてわずかであるので、そのために
マイクロプロセッサの処理が遅くなることはない。
〔実施例２〕
第３図は本発明の第二の実施例の斜視図である。
本実施例は、前記本発明の第一の実施例におけるメモリ
カード制御回路２３をＩＣチップ化し、メモリカードコ
ネクタ３１の中に埋め込んだものであって、メモリカー
ドインターフェースを実施例１に比べてさらに簡素化で
きる。
カード制御回路２３をＩＣチップ化し、メモリカードコ
ネクタ３１の中に埋め込んだものであって、メモリカー
ドインターフェースを実施例１に比べてさらに簡素化で
きる。
発明の効果
以上のように、本発明によればマイクロプロセッサとメ
モリカードコネクタとの間に多数のトライステートバッ
ファを必要とせず、また、複雑なデータバス方向制御回
路等も不要となるので、メモリカードインターフェース
をきわめて簡素な構成にすることができる。その結果、
メモリカードインターフェースのコスト低減、プリント
基板面積の縮小による機器の小型化、および配線の簡略
化による機器の信頼性の向上が可能となる。
モリカードコネクタとの間に多数のトライステートバッ
ファを必要とせず、また、複雑なデータバス方向制御回
路等も不要となるので、メモリカードインターフェース
をきわめて簡素な構成にすることができる。その結果、
メモリカードインターフェースのコスト低減、プリント
基板面積の縮小による機器の小型化、および配線の簡略
化による機器の信頼性の向上が可能となる。
第１図は本発明の第１の実施例のメモリカードインター
フェースのブロック図、第２図はこの実施例の各信号の
タイミング図である。第３図は本発明の第２の実施例の
メモリカードインターフェースの斜視図である。第４図
は従来のメモリカードインターフェースのブロック図で
ある。 ２０・・・・・・マイクロプロセッサ、２１・・・・・
・メモリカードコネクタ、２２・・・・・・メモリカー
ド、２３・・・・・・メモリカード制御回路、２３ａ・
・・・・・メモリカード挿入検出回路、２３ｂ・・・・
・・ウェイト信号発生回路。
フェースのブロック図、第２図はこの実施例の各信号の
タイミング図である。第３図は本発明の第２の実施例の
メモリカードインターフェースの斜視図である。第４図
は従来のメモリカードインターフェースのブロック図で
ある。 ２０・・・・・・マイクロプロセッサ、２１・・・・・
・メモリカードコネクタ、２２・・・・・・メモリカー
ド、２３・・・・・・メモリカード制御回路、２３ａ・
・・・・・メモリカード挿入検出回路、２３ｂ・・・・
・・ウェイト信号発生回路。
Claims (2)
- （１）メモリカードコネクタとメモリカード制御回路と
を設け、インターフェースされるマイクロプロセッサと
前記メモリカードコネクタとを直結させ、前記メモリカ
ード制御回路をメモリカード挿入検出回路とウェイト信
号発生回路とで構成して前記マイクロプロセッサに結合
させたメモリカードインターフェース回路。 - （２）メモリカード制御回路をＩＣチップ化し、メモリ
カードコネクタ内に埋め込んだ請求項１記載のメモリカ
ードインターフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1278855A JPH03139785A (ja) | 1989-10-25 | 1989-10-25 | メモリカードインターフェース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1278855A JPH03139785A (ja) | 1989-10-25 | 1989-10-25 | メモリカードインターフェース回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03139785A true JPH03139785A (ja) | 1991-06-13 |
Family
ID=17603078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1278855A Pending JPH03139785A (ja) | 1989-10-25 | 1989-10-25 | メモリカードインターフェース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03139785A (ja) |
-
1989
- 1989-10-25 JP JP1278855A patent/JPH03139785A/ja active Pending
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