JPH01154623A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH01154623A JPH01154623A JP62312210A JP31221087A JPH01154623A JP H01154623 A JPH01154623 A JP H01154623A JP 62312210 A JP62312210 A JP 62312210A JP 31221087 A JP31221087 A JP 31221087A JP H01154623 A JPH01154623 A JP H01154623A
- Authority
- JP
- Japan
- Prior art keywords
- flip
- flop
- logic integrated
- circuit
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010365 information processing Effects 0.000 claims description 21
- 230000000694 effects Effects 0.000 abstract description 3
- 230000008054 signal transmission Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 7
- 230000005540 biological transmission Effects 0.000 description 2
- 101001077376 Oryza sativa subsp. japonica UMP-CMP kinase 4 Proteins 0.000 description 1
- 230000003466 anti-cipated effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置の改良に関し、特に複数の論理集
積回路の間の接続系の影響を小さくしてなる情報処理装
置に関する。
積回路の間の接続系の影響を小さくしてなる情報処理装
置に関する。
最近の情報処理装置、殊に大型のコンピュータシステム
は、そのマシンサイクル(クロックサイクル)がますま
す高速化してきており、クロックサイクルが4 (nS
:]あるいは6 [nS)の装置も既に実用化されてい
る。このような傾向はさらに続くことになり、近い将来
には、クロックサイクルが1 (nS)あるいは2 (
nS)の装置も提供されるものと予想される。
は、そのマシンサイクル(クロックサイクル)がますま
す高速化してきており、クロックサイクルが4 (nS
:]あるいは6 [nS)の装置も既に実用化されてい
る。このような傾向はさらに続くことになり、近い将来
には、クロックサイクルが1 (nS)あるいは2 (
nS)の装置も提供されるものと予想される。
一方、前述したようなコンピュータシステムに使用され
る論理集積回路は、ゲートスピードの高速化と高集積化
がますます進んできている。このようにゲートスピード
の高速化と高集積化がなされた超高速コンピュータ等の
情報処理装置は、通常、−相のクロックで動作し、順序
回路としてマスタースレーブフリップフロップが使用さ
れている。
る論理集積回路は、ゲートスピードの高速化と高集積化
がますます進んできている。このようにゲートスピード
の高速化と高集積化がなされた超高速コンピュータ等の
情報処理装置は、通常、−相のクロックで動作し、順序
回路としてマスタースレーブフリップフロップが使用さ
れている。
ところで、前述のように論理集積回路のゲートスピード
が速くなり、高速化が進むことになると、論理集積回路
同士の信号の伝送速度は、実装密度に依存することにな
る。言い換えれば、情報処理装置において、論理集積回
路同士の信号の伝送速度は、論理集積回路間の接続配線
長さに依存することになる。このため、クロックサイク
ルの高速化は、前述の接続配線長さを如何に短くするか
にかかってきている。
が速くなり、高速化が進むことになると、論理集積回路
同士の信号の伝送速度は、実装密度に依存することにな
る。言い換えれば、情報処理装置において、論理集積回
路同士の信号の伝送速度は、論理集積回路間の接続配線
長さに依存することになる。このため、クロックサイク
ルの高速化は、前述の接続配線長さを如何に短くするか
にかかってきている。
第3図は従来の情報処理装置にふける論理集積回路間の
接続状態を示すブロック図である。
接続状態を示すブロック図である。
第3図において、論理集積回路20は、次段の論理集積
回路21に接続配線22を介して接続されている。論理
集積回路20は、データD、 とクロックパルスCK
、 とにより動作するフリップフロップ23と、この
フリップフロップ23からの信号により動作する組合せ
回路24と、この組合せ回路24からの出力信号である
データD2 とクロックパルスCK2 とにより動作
するフリップフロップ25とから構成されている。論理
集積回路21は、データD3 とクロックパルスCK
3 とにより動作するフリップフロップ26と、この
フリップフロップ26からの信号により動作する組合せ
回路27と、この組合せ回路27からの出力信号である
データD4 とクロックパルスGK、 とにより動
作するフリップフロップ28とから構成されている。
回路21に接続配線22を介して接続されている。論理
集積回路20は、データD、 とクロックパルスCK
、 とにより動作するフリップフロップ23と、この
フリップフロップ23からの信号により動作する組合せ
回路24と、この組合せ回路24からの出力信号である
データD2 とクロックパルスCK2 とにより動作
するフリップフロップ25とから構成されている。論理
集積回路21は、データD3 とクロックパルスCK
3 とにより動作するフリップフロップ26と、この
フリップフロップ26からの信号により動作する組合せ
回路27と、この組合せ回路27からの出力信号である
データD4 とクロックパルスGK、 とにより動
作するフリップフロップ28とから構成されている。
このような構成の装置、の動作を第4図のタイムチャー
トを参照しながら説明する。
トを参照しながら説明する。
第4図において、前記タイムチャートは、負論理で示し
てあり、ハイレベルが論理“0”で、ローレベルが論理
゛1”である。また、第4図にふいて、クロックパルス
CK、 〜クロックパルスCK 4 の立下りエツジ
はクロックの有効エツジを示し、データD1〜データD
、のハツチングでデータが変化することを示すものとす
る。
てあり、ハイレベルが論理“0”で、ローレベルが論理
゛1”である。また、第4図にふいて、クロックパルス
CK、 〜クロックパルスCK 4 の立下りエツジ
はクロックの有効エツジを示し、データD1〜データD
、のハツチングでデータが変化することを示すものとす
る。
しかして、上記第3図の回路は次のように動作する。組
合せ回路24からデータD2 がフリップフロップ25
に与えられ、クロックパルスCK2が時刻IT(ここで
、Tはクロックサイクル時間である。)で立下りエツジ
となると、フリップフロップ25は、接続配線22を介
してその立下りエツジ時のデータD2 の状態をデータ
D3 としてフリップフロップ26に与える。ここで、
フリップフロップ26は、データD3 の状態を、時刻
2TにおけるクロックパルスCK3 の立下りエツジに
より、保持することになる。フリップフロップ28も、
そのデータD4 の状態を、時刻3Tおける立下りエツ
ジにより、保持する動作をする。
合せ回路24からデータD2 がフリップフロップ25
に与えられ、クロックパルスCK2が時刻IT(ここで
、Tはクロックサイクル時間である。)で立下りエツジ
となると、フリップフロップ25は、接続配線22を介
してその立下りエツジ時のデータD2 の状態をデータ
D3 としてフリップフロップ26に与える。ここで、
フリップフロップ26は、データD3 の状態を、時刻
2TにおけるクロックパルスCK3 の立下りエツジに
より、保持することになる。フリップフロップ28も、
そのデータD4 の状態を、時刻3Tおける立下りエツ
ジにより、保持する動作をする。
第5図は従来の他の情報処理装置における論理集積回路
間の接続状態を示すブロック図である。
間の接続状態を示すブロック図である。
第5図において、論理集積回路30は、次段の論理集積
回路31に接続配線32を介して接続されている。論理
集積回路30は、データD1 とクロックパルスCK
、 とにより動作するフリップフロップ33と、この
フリップフロップ33か、らの信号により動作する組合
せ回路34と、この組合せ回路34からの出力信号であ
るデータD2 とクロックパルスCK、とにより動作す
るフリップフロップ35とから構成されている。論理集
積回路31は、データD3 とクロックパルスCK3
とにより動作するフリップフロップ36と、このフリ
ップフロップ36からの信号により動作する組合せ回路
37と、この組合せ回路37からの出力信号であるデー
タD、とクロックパルスCK4 とにより動作するフリ
ップフロップ38とから構成されている。この装置にお
いては、フリップ70ツブ35とフリップフロップ36
との間の信号伝送を上記第3図のものとクロックサイク
ル時間を同一にし、かつフリップ70ツブ35からフリ
ップフロップ36までの間で2Tの遅延時間を許容する
ことにより、接続配線32を長くとれるように考慮した
ものである。
回路31に接続配線32を介して接続されている。論理
集積回路30は、データD1 とクロックパルスCK
、 とにより動作するフリップフロップ33と、この
フリップフロップ33か、らの信号により動作する組合
せ回路34と、この組合せ回路34からの出力信号であ
るデータD2 とクロックパルスCK、とにより動作す
るフリップフロップ35とから構成されている。論理集
積回路31は、データD3 とクロックパルスCK3
とにより動作するフリップフロップ36と、このフリ
ップフロップ36からの信号により動作する組合せ回路
37と、この組合せ回路37からの出力信号であるデー
タD、とクロックパルスCK4 とにより動作するフリ
ップフロップ38とから構成されている。この装置にお
いては、フリップ70ツブ35とフリップフロップ36
との間の信号伝送を上記第3図のものとクロックサイク
ル時間を同一にし、かつフリップ70ツブ35からフリ
ップフロップ36までの間で2Tの遅延時間を許容する
ことにより、接続配線32を長くとれるように考慮した
ものである。
このような構成の装置の動作を第6図のタイムチャート
を参照しながら説明する。
を参照しながら説明する。
第6図におけるタイムチャートの条件は、第4図のもの
と同一に定めである。
と同一に定めである。
しかして、上記第5図の回路は次のように動作する。組
合せ回路34からデータD2がフリップ70ツブ35に
与えられ、クロックパルスCK2が時刻ITで立下りエ
ツジとなると、フリップフロップ35は、接続配線32
を介してその立下りエツジ時のデータD2 の状態を、
遅延時間2TをもってデータD、としてフリップフロッ
プ36に与える。ここで、フリップフロップ36は、デ
ータD、の状態を、時刻3TにおけるクロックパルスC
K、の立下りエツジにより、保持することになる。
合せ回路34からデータD2がフリップ70ツブ35に
与えられ、クロックパルスCK2が時刻ITで立下りエ
ツジとなると、フリップフロップ35は、接続配線32
を介してその立下りエツジ時のデータD2 の状態を、
遅延時間2TをもってデータD、としてフリップフロッ
プ36に与える。ここで、フリップフロップ36は、デ
ータD、の状態を、時刻3TにおけるクロックパルスC
K、の立下りエツジにより、保持することになる。
上記各装置は上述のように動作し、接続配線22.32
の影響を考慮していた。
の影響を考慮していた。
ところで、上記第1の情報処理装置によれば、第3図お
よび第4図からも理解できるように、各フリップフロッ
プ23.25,26.28が正常に動作するためには、
各フリップフロップ23゜25.26.28間の信号の
伝達速度は、O〔13以上1 〔T〕以内でなければな
らない。しかしながら、フリップフロップ25とフリッ
プフロップ26との間は、論理集積回路20と論理集積
回路21との信号伝送であり、接続配線22が長い場合
には、論理集積回路20から論理集積回路21まで11
以内に信号が伝達されないことがある。このため、クロ
ックサイクルTを小さくできないという問題点があった
。
よび第4図からも理解できるように、各フリップフロッ
プ23.25,26.28が正常に動作するためには、
各フリップフロップ23゜25.26.28間の信号の
伝達速度は、O〔13以上1 〔T〕以内でなければな
らない。しかしながら、フリップフロップ25とフリッ
プフロップ26との間は、論理集積回路20と論理集積
回路21との信号伝送であり、接続配線22が長い場合
には、論理集積回路20から論理集積回路21まで11
以内に信号が伝達されないことがある。このため、クロ
ックサイクルTを小さくできないという問題点があった
。
一方、上記第2の情報処理装置によれば、第5図および
第6図からも理解できるように、フリップフロップ35
からフリップフロップ36への信号の伝達速度は、11
以上2T以下でなければならず、論理集積回路の動作速
度や論理集積回路間の接続系の伝達速度のバラツキを考
慮すると、この時間内に収めるのがなかなか困難である
という問題点があった。
第6図からも理解できるように、フリップフロップ35
からフリップフロップ36への信号の伝達速度は、11
以上2T以下でなければならず、論理集積回路の動作速
度や論理集積回路間の接続系の伝達速度のバラツキを考
慮すると、この時間内に収めるのがなかなか困難である
という問題点があった。
本発明は上述した問題点を解決するためになされたもの
で、論理集積回路間の接続系の影響を小さくして自由度
を増すとともに、クロックサイクルの短縮化もしてなる
情報処理装置を提供することを目的とする。
で、論理集積回路間の接続系の影響を小さくして自由度
を増すとともに、クロックサイクルの短縮化もしてなる
情報処理装置を提供することを目的とする。
本発明の情報処理装置は、複数の論理集積回路を組み合
わせてなる情報処理装置において、前記各論理集積回路
の人力部にラッチ回路を用いてなることを特徴とするも
のである。
わせてなる情報処理装置において、前記各論理集積回路
の人力部にラッチ回路を用いてなることを特徴とするも
のである。
すなわち、本発明の情報処理装置は、1相のクロックで
動作し、かつ順序回路として主にマスタースレーブフリ
ップフロップを設けた論理集積回路を組み合わせてなる
情報処理装置において、前記論理集積回路の入力部の全
部か一部の順序回路にマスタースレーブフリップフロッ
プに代えてラッチ回路を用いたものである。
動作し、かつ順序回路として主にマスタースレーブフリ
ップフロップを設けた論理集積回路を組み合わせてなる
情報処理装置において、前記論理集積回路の入力部の全
部か一部の順序回路にマスタースレーブフリップフロッ
プに代えてラッチ回路を用いたものである。
次に、本発明について図面を参照して説明する。
第1図は本発明に係る情報処理装置の一実施例を示すブ
ロック図である。
ロック図である。
第1図において、論理集積回路10は、次段の論理集積
回路11に接続配線12を介して接続されている。論理
集積回路lOは、データD1 とクロックパルスCK
、 とにより動作するフリップフロップ13と、この
フリップフロップ13からの信号により動作する組合せ
回路14と、この組合せ回路14からの出力信号である
データD2 とクロックパルスCK2 とにより動作す
るマスタースレーブフリップフロップ15とから構成さ
れている。論理集積回路11は、データD3 とクロッ
クパルスCK3 とにより動作するラッチ回路100と
、このラッチ回路100からの信号により動作する組合
せ回路17と、この組合せ回路17からの出力信号であ
るデータD、とクロックパルスCK4 とにより動作
するフリップフロップ18とから構成されている。つま
り、本実施例は、論理集積回路11の初段の入力部を、
マスタースレーブフリップフロップに代えてラッチ回路
100としたものである。
回路11に接続配線12を介して接続されている。論理
集積回路lOは、データD1 とクロックパルスCK
、 とにより動作するフリップフロップ13と、この
フリップフロップ13からの信号により動作する組合せ
回路14と、この組合せ回路14からの出力信号である
データD2 とクロックパルスCK2 とにより動作す
るマスタースレーブフリップフロップ15とから構成さ
れている。論理集積回路11は、データD3 とクロッ
クパルスCK3 とにより動作するラッチ回路100と
、このラッチ回路100からの信号により動作する組合
せ回路17と、この組合せ回路17からの出力信号であ
るデータD、とクロックパルスCK4 とにより動作
するフリップフロップ18とから構成されている。つま
り、本実施例は、論理集積回路11の初段の入力部を、
マスタースレーブフリップフロップに代えてラッチ回路
100としたものである。
このような構成の装置の動作を第2図のタイムチャート
を参照しながら説明する。
を参照しながら説明する。
第2図において、前記タイムチャートは、負論理で示し
てあり、ハイレベルが論理“0″′で、ローレベルが論
理“1”である。また、第2図において、クロックパル
スCK+ 、 CK2 、 CK4の立下りエツジ
はマスタースレーブフリップフロップ13.15.18
のクロックの有効エツジを示し、データD2〜データD
4 のハツチング部はこのタイミングでデータが変化す
ることを示すものとする。
てあり、ハイレベルが論理“0″′で、ローレベルが論
理“1”である。また、第2図において、クロックパル
スCK+ 、 CK2 、 CK4の立下りエツジ
はマスタースレーブフリップフロップ13.15.18
のクロックの有効エツジを示し、データD2〜データD
4 のハツチング部はこのタイミングでデータが変化す
ることを示すものとする。
しかして、上記第1図の回路は次のように動作する。時
刻0からITの間にデータD2 がフリップフロップ1
5に与えられる。また、フリップフロップ15からラッ
チ回路100のデータD3 の入力端子に対して、時刻
1.5Tから2.5Tの間にデータD3が伝達されるよ
うに設計する。ラッチ回路100のデータD3 の入力
端子に届いたデ−タD3 は、クロックパルスCK3の
時刻2Tから2.5Tの間がラッチ回路100のデータ
スルー状態にあるため、この間にラッチ回路100の出
力を通り、時刻3Tまでの間にフリップフロップ18(
組合せ回路17を通過して)のデータD、の入力端子に
到達する。
刻0からITの間にデータD2 がフリップフロップ1
5に与えられる。また、フリップフロップ15からラッ
チ回路100のデータD3 の入力端子に対して、時刻
1.5Tから2.5Tの間にデータD3が伝達されるよ
うに設計する。ラッチ回路100のデータD3 の入力
端子に届いたデ−タD3 は、クロックパルスCK3の
時刻2Tから2.5Tの間がラッチ回路100のデータ
スルー状態にあるため、この間にラッチ回路100の出
力を通り、時刻3Tまでの間にフリップフロップ18(
組合せ回路17を通過して)のデータD、の入力端子に
到達する。
このように上記実施例は動作する。そして、第3図の従
来の情報処理装置ではフリップフロップ25とフリップ
フロップ26との信号伝送速度はOT以上IT以下でな
ければならないところ、本実施例によれば、フリップフ
ロップ15とラッチ回路100との間の信号伝送速度は
時刻0.5T以上(ta) 〜1.5T以下(tb)で
よイコトカ理解できる。また、第5図の従来の他の情報
処理装置ではフリップフロップ35とフリップフロップ
36とに信号伝達速度は11以上2T以下でなければな
らないが、本実施例によれば、前記同様フリップフロッ
プ15とラッチ回路100との間の信号伝送速度は時刻
0.5T以上(ta)〜1.5T以下(tb)でよいこ
とが理解できる。
来の情報処理装置ではフリップフロップ25とフリップ
フロップ26との信号伝送速度はOT以上IT以下でな
ければならないところ、本実施例によれば、フリップフ
ロップ15とラッチ回路100との間の信号伝送速度は
時刻0.5T以上(ta) 〜1.5T以下(tb)で
よイコトカ理解できる。また、第5図の従来の他の情報
処理装置ではフリップフロップ35とフリップフロップ
36とに信号伝達速度は11以上2T以下でなければな
らないが、本実施例によれば、前記同様フリップフロッ
プ15とラッチ回路100との間の信号伝送速度は時刻
0.5T以上(ta)〜1.5T以下(tb)でよいこ
とが理解できる。
このことは、上記実施例によれば、第3図の情報処理装
置の接続配線22に比較して接続配線12の長さを時間
0.5T分長くすることができ、第5図の情報処理装置
に比較してフリップフロップ15とラッチ回路100と
の間の伝II!遅延時間のバラツキを多く許容すること
ができることになる。
置の接続配線22に比較して接続配線12の長さを時間
0.5T分長くすることができ、第5図の情報処理装置
に比較してフリップフロップ15とラッチ回路100と
の間の伝II!遅延時間のバラツキを多く許容すること
ができることになる。
以上説明したように本発明によれば、論理集積回路間の
接続部の人力段にラッチ回路を用いたので、論理集積回
路間の接続配線長さを長くすることができるとともに、
論理集積回路の動作速度や配線長さによるバラツキを吸
収することができるという効果がある。
接続部の人力段にラッチ回路を用いたので、論理集積回
路間の接続配線長さを長くすることができるとともに、
論理集積回路の動作速度や配線長さによるバラツキを吸
収することができるという効果がある。
第1図は本発明の実施例を示すブロック図、第2図は同
実施例の動作を説明するために示すタイムチャート、第
3図は従来の情報処理装置を示すブロック図、第4図は
第3図の装置の動作を説明するために示すタイムチャー
ト、第5図は従来の他の情報処理装置を示すブロック図
、第6図は第5図の装置の動作を説明するために示すタ
イムチャートである。 10.11・・・・・・論理集積回路、12・・・・・
・接続配線、 13.15.18・・・・・・フリップフロップ、10
0・・・・・・ラッチ回路。 出 願 人 日本電気株式会社 代 理 人
実施例の動作を説明するために示すタイムチャート、第
3図は従来の情報処理装置を示すブロック図、第4図は
第3図の装置の動作を説明するために示すタイムチャー
ト、第5図は従来の他の情報処理装置を示すブロック図
、第6図は第5図の装置の動作を説明するために示すタ
イムチャートである。 10.11・・・・・・論理集積回路、12・・・・・
・接続配線、 13.15.18・・・・・・フリップフロップ、10
0・・・・・・ラッチ回路。 出 願 人 日本電気株式会社 代 理 人
Claims (1)
- 複数の論理集積回路を組み合わせてなる情報処理装置に
おいて、前記各論理集積回路の入力部にラッチ回路を用
いてなることを特徴とする情報処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62312210A JPH01154623A (ja) | 1987-12-11 | 1987-12-11 | 情報処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62312210A JPH01154623A (ja) | 1987-12-11 | 1987-12-11 | 情報処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01154623A true JPH01154623A (ja) | 1989-06-16 |
Family
ID=18026523
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62312210A Pending JPH01154623A (ja) | 1987-12-11 | 1987-12-11 | 情報処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01154623A (ja) |
-
1987
- 1987-12-11 JP JP62312210A patent/JPH01154623A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6289065B1 (en) | FIFO status indicator | |
JPH01154623A (ja) | 情報処理装置 | |
JPS63204355A (ja) | デ−タ転送制御回路 | |
JPH05120209A (ja) | バスシステム | |
JP2563679B2 (ja) | 双方向入出力信号分離回路 | |
JPH01154624A (ja) | 情報処理装置 | |
JPH05206792A (ja) | フリップフロップ回路 | |
US5249154A (en) | Data access controller and method | |
JP2690083B2 (ja) | 半導体集積回路装置 | |
JP3592169B2 (ja) | 非同期データ転送制御装置および非同期データ転送制御方法 | |
JP2655585B2 (ja) | 半導体集積回路のデータバス制御回路 | |
JPH04290261A (ja) | 半導体回路のレイアウト方法 | |
JPH01109425A (ja) | Fifoメモリ | |
KR950001175B1 (ko) | 개선된 데이타 시프트 레지스터 | |
JPH02125356A (ja) | 双方向性バッファ回路 | |
JPS62229594A (ja) | Fifo回路のデ−タ空領域検出回路 | |
JPH05265949A (ja) | 集積回路装置 | |
JP2811744B2 (ja) | 半導体集積回路 | |
JPS6128132B2 (ja) | ||
JPH06118138A (ja) | テスト回路 | |
JPH0561817A (ja) | 半導体装置および電子機器 | |
JPH0668691A (ja) | シフトレジスタ回路 | |
JPS63157390A (ja) | 先入れ先出しバツフアメモリ制御回路 | |
JPH04248609A (ja) | 情報処理装置、情報処理装置に接続される付属装置、及び、情報処理装置と付属装置とを含む情報処理システム | |
JPH03216898A (ja) | 集積回路 |