JPH01154623A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置の改良に関し、特に複数の論理集
積回路の間の接続系の影響を小さくしてなる情報処理装
置に関する。

〔従来の技術〕

最近の情報処理装置、殊に大型のコンピュータシステム
は、そのマシンサイクル（クロックサイクル）がますま
す高速化してきており、クロックサイクルが４　（ｎＳ
：］あるいは６　［ｎＳ）の装置も既に実用化されてい
る。このような傾向はさらに続くことになり、近い将来
には、クロックサイクルが１　（ｎＳ）あるいは２　（
ｎＳ）の装置も提供されるものと予想される。

一方、前述したようなコンピュータシステムに使用され
る論理集積回路は、ゲートスピードの高速化と高集積化
がますます進んできている。このようにゲートスピード
の高速化と高集積化がなされた超高速コンピュータ等の
情報処理装置は、通常、−相のクロックで動作し、順序
回路としてマスタースレーブフリップフロップが使用さ
れている。

ところで、前述のように論理集積回路のゲートスピード
が速くなり、高速化が進むことになると、論理集積回路
同士の信号の伝送速度は、実装密度に依存することにな
る。言い換えれば、情報処理装置において、論理集積回
路同士の信号の伝送速度は、論理集積回路間の接続配線
長さに依存することになる。このため、クロックサイク
ルの高速化は、前述の接続配線長さを如何に短くするか
にかかってきている。

第３図は従来の情報処理装置にふける論理集積回路間の
接続状態を示すブロック図である。

第３図において、論理集積回路２０は、次段の論理集積
回路２１に接続配線２２を介して接続されている。論理
集積回路２０は、データＤ、　　とクロックパルスＣＫ
、　　とにより動作するフリップフロップ２３と、この
フリップフロップ２３からの信号により動作する組合せ
回路２４と、この組合せ回路２４からの出力信号である
データＤ２　とクロックパルスＣＫ２　　とにより動作
するフリップフロップ２５とから構成されている。論理
集積回路２１は、データＤ３　　とクロックパルスＣＫ
３　　とにより動作するフリップフロップ２６と、この
フリップフロップ２６からの信号により動作する組合せ
回路２７と、この組合せ回路２７からの出力信号である
データＤ４　　とクロックパルスＧＫ、　　とにより動
作するフリップフロップ２８とから構成されている。

このような構成の装置、の動作を第４図のタイムチャー
トを参照しながら説明する。

第４図において、前記タイムチャートは、負論理で示し
てあり、ハイレベルが論理“０”で、ローレベルが論理
゛１”である。また、第４図にふいて、クロックパルス
ＣＫ、　　〜クロックパルスＣＫ　４　の立下りエツジ
はクロックの有効エツジを示し、データＤ１〜データＤ
、のハツチングでデータが変化することを示すものとす
る。

しかして、上記第３図の回路は次のように動作する。組
合せ回路２４からデータＤ２　がフリップフロップ２５
に与えられ、クロックパルスＣＫ２が時刻ＩＴ（ここで
、Ｔはクロックサイクル時間である。）で立下りエツジ
となると、フリップフロップ２５は、接続配線２２を介
してその立下りエツジ時のデータＤ２　の状態をデータ
Ｄ３　としてフリップフロップ２６に与える。ここで、
フリップフロップ２６は、データＤ３　の状態を、時刻
２ＴにおけるクロックパルスＣＫ３　の立下りエツジに
より、保持することになる。フリップフロップ２８も、
そのデータＤ４　の状態を、時刻３Ｔおける立下りエツ
ジにより、保持する動作をする。

第５図は従来の他の情報処理装置における論理集積回路
間の接続状態を示すブロック図である。

第５図において、論理集積回路３０は、次段の論理集積
回路３１に接続配線３２を介して接続されている。論理
集積回路３０は、データＤ１　　とクロックパルスＣＫ
、　　とにより動作するフリップフロップ３３と、この
フリップフロップ３３か、らの信号により動作する組合
せ回路３４と、この組合せ回路３４からの出力信号であ
るデータＤ２　とクロックパルスＣＫ、とにより動作す
るフリップフロップ３５とから構成されている。論理集
積回路３１は、データＤ３　　とクロックパルスＣＫ３
　とにより動作するフリップフロップ３６と、このフリ
ップフロップ３６からの信号により動作する組合せ回路
３７と、この組合せ回路３７からの出力信号であるデー
タＤ、とクロックパルスＣＫ４　とにより動作するフリ
ップフロップ３８とから構成されている。この装置にお
いては、フリップ７０ツブ３５とフリップフロップ３６
との間の信号伝送を上記第３図のものとクロックサイク
ル時間を同一にし、かつフリップ７０ツブ３５からフリ
ップフロップ３６までの間で２Ｔの遅延時間を許容する
ことにより、接続配線３２を長くとれるように考慮した
ものである。

このような構成の装置の動作を第６図のタイムチャート
を参照しながら説明する。

第６図におけるタイムチャートの条件は、第４図のもの
と同一に定めである。

しかして、上記第５図の回路は次のように動作する。組
合せ回路３４からデータＤ２がフリップ７０ツブ３５に
与えられ、クロックパルスＣＫ２が時刻ＩＴで立下りエ
ツジとなると、フリップフロップ３５は、接続配線３２
を介してその立下りエツジ時のデータＤ２　の状態を、
遅延時間２ＴをもってデータＤ、としてフリップフロッ
プ３６に与える。ここで、フリップフロップ３６は、デ
ータＤ、の状態を、時刻３ＴにおけるクロックパルスＣ
Ｋ、の立下りエツジにより、保持することになる。

上記各装置は上述のように動作し、接続配線２２．３２
の影響を考慮していた。

〔発明が解決しようとする問題点〕

ところで、上記第１の情報処理装置によれば、第３図お
よび第４図からも理解できるように、各フリップフロッ
プ２３．２５，２６．２８が正常に動作するためには、
各フリップフロップ２３゜２５．２６．２８間の信号の
伝達速度は、Ｏ〔１３以上１　〔Ｔ〕以内でなければな
らない。しかしながら、フリップフロップ２５とフリッ
プフロップ２６との間は、論理集積回路２０と論理集積
回路２１との信号伝送であり、接続配線２２が長い場合
には、論理集積回路２０から論理集積回路２１まで１１
以内に信号が伝達されないことがある。このため、クロ
ックサイクルＴを小さくできないという問題点があった
。

一方、上記第２の情報処理装置によれば、第５図および
第６図からも理解できるように、フリップフロップ３５
からフリップフロップ３６への信号の伝達速度は、１１
以上２Ｔ以下でなければならず、論理集積回路の動作速
度や論理集積回路間の接続系の伝達速度のバラツキを考
慮すると、この時間内に収めるのがなかなか困難である
という問題点があった。

本発明は上述した問題点を解決するためになされたもの
で、論理集積回路間の接続系の影響を小さくして自由度
を増すとともに、クロックサイクルの短縮化もしてなる
情報処理装置を提供することを目的とする。

〔問題点を解決するための手段〕

本発明の情報処理装置は、複数の論理集積回路を組み合
わせてなる情報処理装置において、前記各論理集積回路
の人力部にラッチ回路を用いてなることを特徴とするも
のである。

すなわち、本発明の情報処理装置は、１相のクロックで
動作し、かつ順序回路として主にマスタースレーブフリ
ップフロップを設けた論理集積回路を組み合わせてなる
情報処理装置において、前記論理集積回路の入力部の全
部か一部の順序回路にマスタースレーブフリップフロッ
プに代えてラッチ回路を用いたものである。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明に係る情報処理装置の一実施例を示すブ
ロック図である。

第１図において、論理集積回路１０は、次段の論理集積
回路１１に接続配線１２を介して接続されている。論理
集積回路ｌＯは、データＤ１　　とクロックパルスＣＫ
、　　とにより動作するフリップフロップ１３と、この
フリップフロップ１３からの信号により動作する組合せ
回路１４と、この組合せ回路１４からの出力信号である
データＤ２　とクロックパルスＣＫ２　とにより動作す
るマスタースレーブフリップフロップ１５とから構成さ
れている。論理集積回路１１は、データＤ３　とクロッ
クパルスＣＫ３　とにより動作するラッチ回路１００と
、このラッチ回路１００からの信号により動作する組合
せ回路１７と、この組合せ回路１７からの出力信号であ
るデータＤ、とクロックパルスＣＫ４　　とにより動作
するフリップフロップ１８とから構成されている。つま
り、本実施例は、論理集積回路１１の初段の入力部を、
マスタースレーブフリップフロップに代えてラッチ回路
１００としたものである。

このような構成の装置の動作を第２図のタイムチャート
を参照しながら説明する。

第２図において、前記タイムチャートは、負論理で示し
てあり、ハイレベルが論理“０″′で、ローレベルが論
理“１”である。また、第２図において、クロックパル
スＣＫ＋　　、　ＣＫ２　　、　ＣＫ４の立下りエツジ
はマスタースレーブフリップフロップ１３．１５．１８
のクロックの有効エツジを示し、データＤ２〜データＤ
４　のハツチング部はこのタイミングでデータが変化す
ることを示すものとする。

しかして、上記第１図の回路は次のように動作する。時
刻０からＩＴの間にデータＤ２　がフリップフロップ１
５に与えられる。また、フリップフロップ１５からラッ
チ回路１００のデータＤ３　の入力端子に対して、時刻
１．５Ｔから２．５Ｔの間にデータＤ３が伝達されるよ
うに設計する。ラッチ回路１００のデータＤ３　の入力
端子に届いたデ−タＤ３　は、クロックパルスＣＫ３の
時刻２Ｔから２．５Ｔの間がラッチ回路１００のデータ
スルー状態にあるため、この間にラッチ回路１００の出
力を通り、時刻３Ｔまでの間にフリップフロップ１８（
組合せ回路１７を通過して）のデータＤ、の入力端子に
到達する。

このように上記実施例は動作する。そして、第３図の従
来の情報処理装置ではフリップフロップ２５とフリップ
フロップ２６との信号伝送速度はＯＴ以上ＩＴ以下でな
ければならないところ、本実施例によれば、フリップフ
ロップ１５とラッチ回路１００との間の信号伝送速度は
時刻０．５Ｔ以上（ｔａ）　〜１．５Ｔ以下（ｔｂ）で
よイコトカ理解できる。また、第５図の従来の他の情報
処理装置ではフリップフロップ３５とフリップフロップ
３６とに信号伝達速度は１１以上２Ｔ以下でなければな
らないが、本実施例によれば、前記同様フリップフロッ
プ１５とラッチ回路１００との間の信号伝送速度は時刻
０．５Ｔ以上（ｔａ）〜１．５Ｔ以下（ｔｂ）でよいこ
とが理解できる。

このことは、上記実施例によれば、第３図の情報処理装
置の接続配線２２に比較して接続配線１２の長さを時間
０．５Ｔ分長くすることができ、第５図の情報処理装置
に比較してフリップフロップ１５とラッチ回路１００と
の間の伝ＩＩ！遅延時間のバラツキを多く許容すること
ができることになる。

〔発明の効果〕

以上説明したように本発明によれば、論理集積回路間の
接続部の人力段にラッチ回路を用いたので、論理集積回
路間の接続配線長さを長くすることができるとともに、
論理集積回路の動作速度や配線長さによるバラツキを吸
収することができるという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は同
実施例の動作を説明するために示すタイムチャート、第
３図は従来の情報処理装置を示すブロック図、第４図は
第３図の装置の動作を説明するために示すタイムチャー
ト、第５図は従来の他の情報処理装置を示すブロック図
、第６図は第５図の装置の動作を説明するために示すタ
イムチャートである。 １０．１１・・・・・・論理集積回路、１２・・・・・
・接続配線、 １３．１５．１８・・・・・・フリップフロップ、１０
０・・・・・・ラッチ回路。 出　　願　　人 日本電気株式会社 代　　理　　人

Claims (1)

【特許請求の範囲】
1. 複数の論理集積回路を組み合わせてなる情報処理装置に
   おいて、前記各論理集積回路の入力部にラッチ回路を用
   いてなることを特徴とする情報処理装置。