JP2000277536A - 電界効果トランジスタ - Google Patents

Abstract

(57)【要約】 【課題】 ショットキーゲート電極から半導体層への電
流リークを抑制した電界効果トランジスタを再現性良く
作製できる構造を提供する。 【解決手段】 高抵抗基板１０１上に上層の結晶の品質
を上げるためのバッファ層１０２と、キャリアが流れる
ｎ型の第１の半導体層１０３とを順次形成する。第１の
半導体層１０３の上に、第１の半導体層より電子親和力
が小さく、ゲート電極から熱励起によって流れ込む電流
を抑制する第２の半導体層１０４を形成する。さらに、
第２の半導体層より電子親和力がさらに小さい第３の半
導体層１０５を第２の半導体層のゲート電極近傍に挿入
する。そして、このような結晶構造上に、ソース電極１
０６、ゲート電極１０７、ドレイン電極１０８を形成す
る。リーク電流を半導体中に設けた障壁層によって防
き、かつ、その障壁層を半導体中に設けて、エッチング
による損耗を防ぎ、プロセスの再現性を改善する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電界効果トランジ
スタに関し、特にゲートリーク電流が小さい電界効果ト
ランジスタ構造に関する。

【０００２】

【従来の技術】従来より、ゲート電極を直接半導体に接
触させて半導体中に流れる電流を制御する方式の電界効
果トランジスタにおいて、ゲート電極と半導体との間の
ショットキー障壁高さが低いと、熱励起された電子が電
極から半導体中に流れ込むゲートリーク電流が発生し、
デバイス特性が劣化する問題がある。この問題を解決す
る方法として、ショットキ接合界面に高い障壁を形成す
る半導体を導入する方法がある。

【０００３】具体例として、まず、ＩｎＧａＰ半導体の
場合について説明する。ＩｎＧａＰ半導体は、ＡｌＧａ
Ａｓ半導体と異なり、反応性の高いＡｌを含まず、化学
的に安定であること、及び、ＤＸセンタ等の深い準位が
ないことから、信頼性が高いトランジスタの半導体材料
として期待されている。しかしながら、金属／ＩｎＧａ
Ｐ半導体のショットキー障壁高さ（０．６５ｅＶ）は、
金属／ＡｌＧａＡｓ半導体のショットキー障壁高さ
（０．８０ｅＶ）より低い。従って、ゲートリーク電流
が流れやすく、耐圧が低いという問題があり、用途が低
電圧で動作するデバイスに限られていた。これを解決す
る手段として、例えば特開昭６２−２５２９７５号公報
に記載されるように、Ｉｎ_0.5（Ｇａ_1-xＡｌ_x）_0.5Ａｓ
層、あるいは、Ｉｎ_xＧａ_1-xＰ（ｘ＜０．５）を用いて
ショットキー障壁高さを上げる方法が提案されている。

【０００４】次に、もう１つの具体例として、ＩｎＰ半
導体の場合について説明する。ＩｎＰ半導体は、電子の
飽和速度がＧａＡｓ半導体と等しく、絶縁破壊強度はＧ
ａＡｓ半導体の２倍高いため、高電圧動作が可能な半導
体材料として期待されている。しかしながら、ＩｎＰと
ショットキーゲート金属の障壁高さは、０．５ｅＶ前後
であり、耐圧が低い。これを解決する手段として、上述
した特開昭６２−２５２９７５号公報に記載されるよう
に、Ｉｎ_0.5（Ｇａ_1-xＡｌ_x）_0.5Ａｓ層、あるいは、Ｉ
ｎ_xＧａ_1-xＰ（ｘ＜０．５）を用いてショットキー障壁
高さを上げる方法が提案されている。

【０００５】次に、もう１つの具体例として、ＧａＮ半
導体の場合について説明する。ＧａＮ半導体のエネルギ
バンドギャップＥｇは３．４ｅＶであり、ＧａＡｓの
１．４２ｅＶに比較して２倍以上高く、また、ＧａＮ半
導体の絶縁破壊強度はＧａＡｓ半導体の５倍高いため、
高温動作、高電圧動作が可能な半導体材料として期待さ
れている。しかしながら、ＧａＮ半導体とショットキー
ゲート金属の障壁高さは、１．０ｅＶであり、従来のＡ
ｌＧａＡｓ／ＧａＡｓ材料の障壁高さ１．０ｅＶと同じ
であるが、上述のようなエネルギーバンドギャップが大
きい特徴を生かす高温中では、電界効果トランジスタを
動作時のゲートリーク電流の増加が問題となる。また、
高温動作時のゲートリーク電流を押る方法として、ゲー
ト金属とＡｌＧａＮ半導体が接触するＡｌＧａＮ／Ｇａ
Ｎテロ接合を用いた構造が提案されている。

【０００６】

【発明が解決しようとする課題】上記従来の具体例で説
明したＩｎＧａＰ半導体における第１の問題点は、作製
したデバイスに流れる電流が動作中に変動するという点
である。その理由は、Ａｌ組成を高くしたり、あるいは
Ｉｎ組成を低くしたりすることによって半導体中に発生
した深い準位が、キャリアを捕らえられたり、放出した
りして、デバイスの中の電位を変動させるからである。

【０００７】また、第２の問題は、特開昭６２−２５２
９７５号公報に記載されたショットキー障壁高さを上げ
る方法で、表面のＩｎ_xＧａ_1-xＰ（ｘ＜０．５）層の一
部がプロセス中にエッチングされ、膜厚が減少して障壁
高さが低下することである。その理由は、Ｉｎ_xＧａ_1-x
Ｐ（ｘ＜０．５）層がＧａＡｓ基板と格子定数の異なる
歪層であるため、障壁高さを上げようとしてｘの組成を
小さくすると、結晶欠陥の発生なしに形成できる膜厚が
薄くなり、プロセス中にＩｎ_xＧａ_1-xＰ（ｘ＜０．５）
層がエッチングされ、膜厚が減少することが無視できな
くなり、障壁層としての効果が薄れるからである。

【０００８】次に、第２の具体例で説明したＩｎＰ半導
体における第１の問題点は、前述と同様に表面の（Ａｌ
Ｇａ）ＩｎＰ層の一部がプロセス中にエッチングされ膜
厚が減少して実効的な障壁高さが低下することである。
その理由は、障壁高さを上げるため、（ＡｌＧａ）組成
を上げようとすると、ＩｎＰ基板に対して格子定数差が
大きくなり、結晶欠陥なしに成長できる膜厚が薄くな
り、プロセス中に（ＡｌＧａ）ＩｎＰ層がエッチングさ
れ、膜厚が減少することが無視できなくなり、十分な障
壁として働かないからである。

【０００９】次に、第３の具体例で説明したＧａＮ半導
体における第１の問題点は、表面のＡｌ_xＧａ_1-xＮ（ｘ
＞０．５）層の一部がプロセス中にエッチングされ、膜
厚が減少して障壁高さが低下することである。その理由
は、ＡｌＮとＧａＮの格子定数差は２．４％と大きく、
障壁高さを上げるため、Ａｌ組成を上げようとすると、
結晶欠陥無しに形成できるＡｌＧａＮ層の膜厚は薄くな
る。そして、この薄くなったＡｌＧａＮ層は、プロセス
中にエッチングされ、さらに膜厚が減少してゲートリー
ク電流を低減させる障壁としては不十分となる。

【００１０】そこで本発明の目的は、ゲート電極を直接
半導体に接触させて半導体中に流れる電流を制御する方
式の電界効果トランジスタにおいて、熱励起された電子
がゲート電極から半導体中に流れ込み、デバイス特性が
劣化する問題を解決した電界効果トランジスタを再現性
良く作製できる構造を提供することにある。

【００１１】

【課題を解決するための手段】本発明は前記目的を達成
するため、キャリアが流れる第１の半導体層と、前記第
１の半導体層より電子親和力が小さく、かつ、前記第１
の半導体層とヘテロ接合を形成し、かつ、ゲート電極と
ショットキー接合を形成する第２の半導体層とを有する
電界効果トランジスタにおいて、前記第２の半導体層中
に第２の半導体層より電子親和力の小さい第３の半導体
層を挿入し、かつ、その挿入位置を第２の半導体層と第
１の半導体層が形成するへテロ界面より第２の半導体層
とゲート電極が形成するショットキー接合界面の近傍に
配置したことを特徴とする。

【００１２】この電界効果トランジスタでは、ゲート電
極近傍の第２の半導体層中に第２の半導体層より電子親
和力の小さい第３の半導体層がに挿入されている。した
がって、ゲート電極から熱励起によって流れ込む電子は
第３の半導体層の電子親和力が小さいため第３の半導体
層が障壁層となり大幅に低減される。また、表面は第２
の半導体層により保護されており、プロセス中にエッチ
ングされて第３の半導体層が薄層化することもない。し
たがって、再現性良くゲートリーク電流が低減できる。

【００１３】また本発明は、第１の半導体層がｎ型ある
いはｐ型であり、第１の半導体層とゲート電極がショッ
トキー接合を形成する電界効果トランジスタにおいて、
第１の半導体層中に第１の半導体層より電子親和力の小
さい第３の半導体層を挿入し、かつその挿入された第３
の半導体層と第１の半導体層との界面が、ゲート電極側
ではソース電極とゲート電極の電位を等しくしたときの
ショットキー接合に形成された空乏層端の深さに比較し
て１／２以下の深さに位置し、基板側では空乏層厚より
浅い点に位置することを特徴とする。

【００１４】この電界効果トランジスタでは、ゲート電
極と第１の半導体層のショットキー接合に形成された空
乏層中のゲート電極近傍に第１の半導体層より電子親和
力の小さい第３の半導体層を挿入されている。したがっ
て、ゲート電極から熱励起によって流れ込む電子は、第
３の半導体層の電子親和力が小さいため、第３の半導体
層が障壁層となり大幅に低減される。また、表面は第１
の半導体層により保護されており、プロセス中にエッチ
ングされて第３の半導体層が薄層化することもない。し
たがって、再現性良くゲートリーク電流が低減できる。

【００１５】

【発明の実施の形態】以下、本発明による電界効果トラ
ンジスタの実施の形態について説明する。 （第１の実施の形態）図１は、本発明の第１の実施の形
態による電界効果トランジスタの構造例を示す断面図で
あり、図２は、図１に示す電界効果トランジスタのゲー
ト電極下のエネルギバンドを示す説明図である。図１に
示す電界効果トランジスタは、高抵抗基板１０１上に、
上層の結晶の品質を上げるためのバッファ層１０２と、
キャリアが流れるｎ型伝導性を示す第１の半導体層１０
３と、ゲート電極から熱励起によって流れ込む電流を抑
制するための第１の半導体層より電子親和力電子親和力
が小さい第２の半導体層１０４とが順次形成されてい
る。そして、第２の半導体層より電子親和力電子親和力
がさらに小さい第３の半導体層１０５が第２の半導体層
のゲート電極近傍に挿入された結晶構造となっている。
そして、このような結晶構造上に、ソース電極１０６、
ゲート電極１０７、ドレイン電極１０８を形成したもの
である。

【００１６】図２において、縦軸はエネルギレベルを示
し、横軸は各層の間隔を模式的に示している。キャリア
は第１の半導体層１０３を流れる。そして、熱によって
励起された電子１０９は、ゲート電極１０７よりショッ
トキー障壁を乗り越えて第１の半導体層１０３中に流れ
込もうとするが、第２の半導体層１０４に比較して電子
親和力が小さく、障壁高さが高い第３の半導体層１０５
が存在するので、流れ込む電流が大幅に抑制される。ま
た、表面には第２の半導体層１０４が存在するので、プ
ロセス中に第３の半導体層１０５がエッチングされ、薄
層化して障壁層が薄くなることもない。したがって、再
現性良くゲートリーク電流の小さい電界効果トランジス
タが得られる。

【００１７】また、第３の半導体層１０５は、第２の半
導体層１０４に比較して薄くて良いことから、基板の半
導体材料と格子定数が異なっても結晶欠陥が発生しな
い。したがって、電子親和力がより小さい半導体材料を
選択できる。従来より、第２の半導体層１０４で熱によ
って励起された電子１０９がゲート電極からショットキ
ー障壁を乗り越えて第１の半導体層１０３中に流れ込む
のを防いでいたが、本例においては、第３の半導体層１
０５を挿入することで、さらに電流が低減できる。以
下、本実施の形態における具体的実施例１〜５について
説明する。

【００１８】（実施例１）図３は、本発明の第１の実施
の形態による電界効果トランジスタの具体的構造例を示
す断面図である。図３において、まず、高抵抗基板１０
１として、ＧａＡｓ基板を用いる。そして、バッファ層
１０２として、アンドープＧａＡｓバッファ層を厚さ１
μｍから１００ｎｍの範囲内で、例えば、４００ｎｍ積
層する。そして、第１の半導体層１０３としてｎ型不純
物を添加したＧａＡｓ層、例えばＳｉ不純物を１ｘ１０
¹⁷ｃｍ^-3添加した厚さ３００ｎｍの層を形成する。ま
た、第２の半導体層１０４として、例えばアンドープＩ
ｎＧａＰ層４０ｎｍを形成する。

【００１９】さらに、第３の半導体層１０５として、例
えばアンドープＩｎ_xＧａ_1-xＰ（ｘ＝０．３、１０ｎ
ｍ）層を第２の半導体層１０４中のゲート電極より深さ
１０ｎｍの部位に挿入した。ソース電極１０６、ドレイ
ン電極１０８は、第２の半導体層１０４上にコンタクト
層１１０として、高濃度にｎ型不純物を添加したＧａＡ
ｓ層１１０を、例えばＳｉ濃度２×１０¹⁸ｃｍ^-3、厚さ
５０ｎｍに形成し、その上にオーミック電極として、例
えばＡｕＧｅ／Ｎｉを蒸着後、熱処理により合金化して
作製する。ゲート電極１０７は、第２の半導体層１０４
上のコンタクト層１１０をエッチング除去した後、第２
の半導体層１０４であるアンドープＩｎＧａＰ層を露出
させ、レジストリフトオフ法により作製する。

【００２０】以上のような構成において、ゲート電極１
０７と接触する第２の半導体層１０４であるＩｎＧａＰ
の下層に第３の半導体層１０５としてＩｎ_xＧａ_1-xＰ
（ｘ＝０．３、１０ｎｍ）層が存在するため、従来のＩ
ｎ_xＧａ_1-xＰ（ｘ＝０．３、１０ｎｍ）層が表面に露出
する構造に比較して、プロセス中に表面がエッチングさ
れてＩｎ_xＧａ_1-xＰ（ｘ＝０．３、１０ｎｍ）層が薄層
化することがない。したがって、再現性良くゲートリー
ク電流の低減がはかれる。

【００２１】なお、この実施例では、第３の半導体層１
０５として厚さ１０ｎｍの（ｘ＝０．３）を用いたが、
例えば１９９０年７月ジャーナル・オブ・アプライドフ
ィジックス、第６８巻、第１号、第１０７〜１１１ペー
ジ、第２図記載のＩｎＧａＰのＩｎ組成と臨界膜厚の関
係を満たす範囲内にあればよい。また、望ましくは、障
壁厚さとして４ｎｍ以上が確保される中で、Ｉｎ組成が
低いほうがよい。また、本実施例では、第３の半導体層
１０５の挿入位置として第２の半導体層１０４中のゲー
ト電極１０７より深さ１０ｎｍに挿入したが、ゲートリ
ーク電流を低減するためには、挿入位置としてはゲート
電極１０７に近いほうが望ましく、プロセス中に表面が
約２ｎｍエッチングされることを考慮すると、２ｎｍ以
上１０ｎｍ未満の深さに挿入するのが最も効果的であ
る。また、ここでは第３の半導体層１０５として、Ｉｎ
_xＧａ_1-xＰを用いて説明したが、Ａｌ_xＧａ_1-xＡｓ（ｘ
＝０．５）、臨界膜厚が４ｎｍ以上を満たす範囲内のＩ
ｎ_x（Ｇａ_1-yＡｌ_y）_1-xＰ（ｘ＜０．５１、ｙ＞０）を
用いても同様の効果がある。また、第２半導体層１０４
がＡｌＧａＡｓ層の場合でも同様の効果がある。

【００２２】（実施例２）本実施例２では、上述した実
施例１と同様に第１の半導体層１０３を形成した後、第
２の半導体層１０４として、例えばＩｎＧａＰ層４０ｎ
ｍを形成する。そして、第３の半導体層１０５として、
例えばＩｎ_xＧａ_1-xＰ（ｘ＝０．３、１０ｎｍ）層を第
２の半導体層１０４中のゲート電極１０７より深さ１０
ｎｍの部位に挿入した。また、このとき第２の半導体層
１０４及び第３の半導体層１０５の２層をｐ型（２×１
０¹⁹ｃｍ^-3）にドーピングした。その後、実施例１と同
様のプロセスでトランジスタを形成した。

【００２３】本実施例２においても、ゲート電極１０７
と接触するＩｎＧａＰの下層に、第３の半導体層１０５
してＩｎ_xＧａ_1-xＰ（ｘ＝０．３、１０ｎｍ）層が存在
するため、従来の表面に露出する構造に比較して、プロ
セス中のエッチングによりＩｎ_xＧａ_1-xＰ（ｘ＝０．
３、１０ｎｍ）層が薄層化することがないため、再現性
良くゲートリーク電流の低減がはかれる。さらに本実施
例２では、第２の半導体層１０４と第３の半導体層１０
５にｐ型の不純物（２×１０¹⁹ｃｍ^-3）を添加してい
る。このためビルトインポテンシャルが高くなり、ゲー
ト電極１０７に正の電圧を加えた場合に発生するゲート
リーク電流の増加現象も抑制できる。

【００２４】なお、本実施例２では、第２の半導体層１
０４と第３の半導体層１０５にｐ型の不純物（２×１０
¹⁹ｃｍ^-3）を添加したが、第３の半導体層１０５と、第
３の半導体層１０５により２つに分割された第２の半導
体層１０４との３層のうち、少なくとも１層以上がｐ型
にドーピングされていれば、ビルトインポテンシャルは
高くなり、リーク電流が低減できる。また、この実施例
２でも実施例１で説明したその他の半導体材料が適用で
きる。

【００２５】（実施例３）この実施例３は、実施例１と
同様に、図３において第１の半導体層１０３を形成した
後、第２の半導体層１０４として、例えばＩｎＧａＰ層
を４０ｎｍを形成し、第３の半導体層１０５として、例
えばＩｎ_xＧａ_1-xＰ（ｘ＝０．３、１０ｎｍ）層を第２
の半導体層中のゲート電極１０７より深さ１０ｎｍの位
置に挿入した。このとき第２の半導体層１０４及び第３
の半導体層１０５の２層をｎ型（２×１０¹⁷ｃｍ^-3）に
ドーピングする。その後、実施例１と同様のプロセスで
トランジスタを形成した。

【００２６】この実施例３においても、ゲート電極１０
７と接触するＩｎＧａＰの下層に第３の半導体層１０５
として、Ｉｎ_xＧａ_1-xＰ（ｘ＝０．３、１０ｎｍ）層が
存在するため、従来の表面に露出する構造に比較して、
プロセス中のエッチングによりＩｎ_xＧａ_1-xＰ（ｘ＝
０．３、１０ｎｍ）層が薄層化することがない。このた
め再現性良くゲートリーク電流の低減がはかれる。さら
に本実施例３では、第２の半導体層１０４と第３の半導
体層１０５にｎ型の不純物（２×１０¹⁷ｃｍ^-3）を添加
している。このためコンタクト層１１０から第１の半導
体層１０３までのアクセス抵抗が低減でき、高効率のト
ランジスタが実現できた。本実施例３では、第２の半導
体層１０４と第３の半導体層１０５にｎ型の不純物（２
×１０¹⁷ｃｍ^-3）を添加したが、第３の半導体層１０５
と第３の半導体層１０５により２つに分割された第２の
半導体層１０４の３層のうち、少なくとも１層以上がｎ
型にドーピングされていれば、アクセス抵抗が低減でき
る。また、この実施例２でも実施例１で説明したその他
の半導体材料が適用できる。

【００２７】（実施例４）高抵抗基板１０１としてＩｎ
Ｐ基板を用いた場合、実施例１と同様にバッファ層１０
２として、アンドープＩｎＰバッファ層を厚さ１μｍか
ら１００ｎｍの間、例えば２００ｎｍ積層し、第１の半
導体層１０３としてｎ型不純物を添加したＩｎＰ層を例
えばＳｉ不純物を１ｘ１０¹⁷ｃｍ^-3添加した厚さ３００
ｎｍで形成する。そして、第２の半導体層１０４とし
て、例えばアンドープＩｎＡｌＡｓ層４０ｎｍを形成
し、第３の半導体層１０５として、例えばＩｎ_xＧａ_1-x
Ｐ（ｘ＝０．３、１０ｎｍ）層を第２の半導体層１０４
中のゲート電極１０７より深さ１０ｎｍの部位に挿入し
た。ソース電極１０６、ドレイン電極１０８は、第２の
半導体層１０４上にコンタクト層１１０として高濃度に
ｎ型不純物を添加したＩｎＰ層で、例えばＳｉ濃度２×
１０¹⁸ｃｍ^-3、厚さ５０ｎｍを用い、実施例１と同じプ
ロセスでを作製する。

【００２８】この実施例４においても、ゲート電極１０
７と接触するＩｎＡｌＡｓの下層に第３の半導体層１０
５としてＩｎ_xＧａ_1-xＰ（ｘ＝０．３、１０ｎｍ）層が
存在するため、従来のＩｎ_xＧａ_1-xＰ（ｘ＝０．３、１
０ｎｍ）層が表面に露出する構造に比較して、プロセス
中のエッチングによりＩｎ_xＧａ_1-xＰ（ｘ＝０．３、１
０ｎｍ）層が薄層化することがない。このため、再現性
良くゲートリーク電流の低減がはかれる。また、この実
施例４では、第３の半導体層１０５として厚さ１０ｎｍ
のＩｎ_xＧａ_1-xＰ（ｘ＝０．３）を用いたが 実施例１
で説明したその他の材料も適用できる。また、実施例
２、３で説明したように、第２の半導体層、第３の半導
体層にｎ型、ｐ型半導体層を用いることもできる。

【００２９】（実施例５）高抵抗基板１０１としてサフ
ァイア基板あるいはＳｉＣ基板あるいはＧａＮ基板を用
いた場合、実施例１と同様に、バッファ層１０２として
アンドープＧａＮバッファ層を厚さ３μｍから１００ｎ
ｍの間、例えば２μｍ積層し、第１の半導体層１０３と
して、ｎ型不純物を添加したＧａＮ層を、例えばＳｉ不
純物を１ｘ１０¹⁷ｃｍ^-3添加した厚さ３００ｎｍで形成
する。さらに、第２の半導体層１０４として、例えばア
ンドープＡｌ_0.15Ｇａ_0.85Ｎ層を４０ｎｍで形成し、第
３の半導体層１０５として、例えばＡｌ_xＧａ_1-xＮ（ｘ
＝０．７、１０ｎｍ）層を第２の半導体層１０４中のゲ
ート電極１０７より深さ１０ｎｍの位置に挿入した。ま
た、ソース電極１０６、ドレイン電極１０８は、第２の
半導体層１０４上のコンタクト層１１０として高濃度に
ｎ型不純物を添加したＧａＮ層を、例えばＳｉ濃度２×
１０¹⁸ｃｍ^-3、厚さ５０ｎｍを用い、実施例１と同じプ
ロセスで作製した。

【００３０】この実施例５においても、ゲート電極１０
７と接触するＡｌＧａＮの下層に第３の半導体層１０５
としてＡｌ_xＧａ_1-xＮ（ｘ＝０．７、１０ｎｍ）層が存
在するため、従来のＡｌ_0.15Ｇａ_0.85Ｎ層が表面に露出
する構造に比較して、プロセス中のエッチングによりＡ
ｌ_xＧａ_1-xＮ（ｘ＝０．７、１０ｎｍ）層が薄層化する
ことがない。このため再現性良くゲートリーク電流の低
減がはかれる。また、この実施例５では、第３の半導体
層１０５として厚さ１０ｎｍのアンドープＡｌ_xＧａ_1-x
Ｎ（ｘ＝０．７）を用いたが、実施例２、３で説明した
ように第２の半導体層、第３の半導体層にｎ型、ｐ型半
導体層を用いることもできる。

【００３１】（第２の実施の形態）次に、本発明の第２
の実施の形態について図面を参照して詳細に説明する。
図４は、本発明の第２の実施の形態による電界効果トラ
ンジスタの構造例を示す断面図であり、図５は、図４に
示す電界効果トランジスタのゲート電極下のエネルギバ
ンドを示す説明図である。図４において、この第２の実
施の形態による電界効果トランジスタは、高抵抗基板２
０１上に、上層の結晶の品質を上げるためのバッファ層
２０２と、キャリアが流れるアンドープの第１の半導体
層２０３と、第１の半導体層２０３にキャリアを供給す
るために、第１の半導体層２０３より電子親和力が小さ
く、ｎ型の不純物が添加された第２の半導体層２０４が
順次形成されている。そして、第２の半導体層２０４よ
り電子親和力がさらに小さい第３の半導体層２０５が第
２の半導体層２０４のゲート電極２０７近傍に挿入され
た結晶構造を有する。そして、この結晶構造上に、ソー
ス電極２０６、ゲート電極２０７、ドレイン電極２０８
を形成したものである。

【００３２】図５において、キャリアは第１の半導体層
２０３と第２の半導体層２０４とで形成されるヘテロ界
面付近の第１の半導体層２０３側を流れる。熱によって
励起された電子２０９は、ゲート電極２０７よりショッ
トキー障壁を乗り越えて第１の半導体層２０３中に流れ
込もうとするが、第２の半導体層２０４に比較して電子
親和力が小さい第３の半導体層がない構造では、ゲート
リーク電流が大きくなる。これに対して本形態の構造で
は、障壁高さが高い第３の半導体層２０５が存在するの
で、流れ込む電流が大幅に抑制される。

【００３３】また、表面には第２の半導体層２０４が存
在するので、プロセス中に第３の半導体層２０５がエッ
チングされ、薄層化して障壁層が薄くなることもない。
したがって、再現性良くゲートリーク電流の小さい電界
効果トランジスタが得られる。また、本構造において
は、第２の半導体層２０４はｎ型にドーピングされてい
るため空乏層幅が小さく、第１の実施の形態の電界効果
トランジスタより多くの電子２０９が熱によって励起さ
れ、ゲート電極２０７より半導体障壁を乗り越えて第１
の半導体層２０３に流れ込む。したがって、第３の半導
体層２０５を挿入してゲートリーク電流を抑制する効果
が大きいものとなる。以下、本実施の形態における具体
的実施例６について説明する。

【００３４】（実施例６）図６は、本発明の第２の実施
の形態による電界効果トランジスタの具体的構造例を示
す断面図である。図６においては、高抵抗基板２０１と
してのＧａＡｓ基板上に、バッファ層２０２としてアン
ドープＧａＡｓを厚さ１μｍから１００ｎｍの範囲、例
えば２００ｎｍ積層する。また、第１の半導体層２０３
としてアンドープＩｎ_xＧａ_1-xＡｓ層を、例えばｘ＝
０．１５、厚さ３００ｎｍで形成し、第２の半導体層２
０４として、例えば１ｘ１０¹⁸ｃｍ^-3のＳｉを添加した
ＩｎＧａＰ層を３０ｎｍ形成する。さらに、第３の半導
体層２０５として例えばＩｎ_xＧａ_1-xＰ（ｘ＝０．３、
１０ｎｍ）層を第２の半導体層２０４中のゲート電極２
０７より深さ１０ｎｍの部位に挿入した。

【００３５】また、ソース電極２０６、ドレイン電極２
０７は第２の半導体層２０４上のコンタクト層２１０と
して高濃度にｎ型不純物を添加したＧａＡｓ層を、例え
ばＳｉ濃度２×１０¹⁸ｃｍ^-3、５０ｎｍで形成し、その
上にオーミック電極として例えばＡｕＧｅ／Ｎｉを蒸着
後、熱処理により合金化して作製する。ゲート電極２０
７は、第２の半導体層２０４上の高濃度にｎ型不純物を
添加したＧａＡｓ層をエッチング除去した後、第２の半
導体層２０４であるＳｉ不純物を添加したＩｎＧａＰ層
を露出させ、レジストリフトオフ法により作製する。こ
のような構造では、ゲート電極２０７と接触するＩｎＧ
ａＰの下層にＩｎ_xＧａ_1-xＰ（ｘ＝０．３、１０ｎｍ）
層が存在するため、従来のＩｎ_xＧａ_1-xＰ（ｘ＝０．
３、１０ｎｍ）層が表面に露出する構造に比較し、再現
性良くゲートリーク電流の低減がはかれる。

【００３６】なお、この実施例６では、第３の半導体層
２０５として厚さ１０ｎｍのＩｎ_xＧａ_1-xＰ（ｘ＝０．
３) を用いたが、例えば１９９０年７月ジャーナル・オ
ブ・アプライドフィジックス第６８巻、第１号、第１０
７〜１１１ページ、第２図に記載のＩｎＧａＰのＩｎ組
成と臨界膜厚の関係を満たす範囲内にあればよい。また
望ましくは、障壁厚さとして４ｎｍ以上が確保される中
でＩｎ組成が低いほうがよい。また、Ａｌ_xＧａ_1-xＡｓ
（ｘ０．５）、臨界膜厚が４ｎｍ以上を満たす範囲内の
Ｉｎ_x（Ｇａ_1-yＡｌ_y）_1-xＰ（ｘ＜０．５１、ｙ＞０）
を用いても同様の効果がある。また、第２半導体層２０
４がＡｌＧａＡｓ層の場合でも同様の効果があった。ま
た、上述した実施例２、３、４、５で示した基板と半導
体材料、ｎ型、ｐ型ドーピング層の組み合わせにおいて
も同様の効果を得ることができる。

【００３７】（第３の実施の形態）次に、本発明の第３
の実施の形態について図面を参照して詳細に説明する。
図７は、本発明の第３の実施の形態による電界効果トラ
ンジスタの構造例を示す断面図であり、図８は、図７に
示す電界効果トランジスタのゲート電極下のエネルギバ
ンドを示す説明図である。図７において、この第３の実
施の形態による電界効果トランジスタは、高抵抗基板３
０１上に、上層の結晶の品質を上げるためのバッファ層
３０２と、キャリアが流れるｎ型の不純物が添加された
第１の半導体層３０３と、この第１の半導体層３０３に
キャリアを供給する第１の半導体層３０３より電子親和
力が小さくｎ型の不純物が添加された第２の半導体層３
０４とが形成されている。そして、第２の半導体層３０
４より電子親和力がさらに小さい第３の半導体層３０５
が第２の半導体層のゲート電極３０７近傍に挿入された
結晶構造上に、ソース電極３０６、ゲート電極３０７、
ドレイン電極３０８を形成したものである。

【００３８】図８において、キャリアは第１の半導体層
３０３と第２の半導体層３０４とで形成されるヘテロ界
面付近の第１の半導体層３０３側を流れる。第１の半導
体層３０３と第２の半導体層３０４は、キャリア濃度を
上げるためにｎ型不純物が添加されて空乏層幅が小さく
なり、熱によって励起された電子３０９は、ゲート電極
３０７より半導体障壁を乗り越えて第１の半導体層３０
３中に流れ込みやすくなる。しかし、第２の半導体層３
０３に比較して電子親和力が小さく障壁が高い第３の半
導体層３０５が存在するので、大幅に流れ込む電流が抑
制される。また、表面には第２の半導体層３０４が存在
するので、プロセス中に第３の半導体層３０５がエッチ
ングされ、薄層化して障壁層が薄くなることもない。し
たがって、再現性良くゲートリーク電流の小さい電界効
果トランジスタが得られる。

【００３９】また、本構造では、第１の半導体層３０３
と第２の半導体層３０４にｎ型不純物がドーピングされ
ているため空乏層幅が小さく、第２の実施の形態の電界
効果トランジスタより多くの電子３０９が熱によって励
起され、ゲート電極３０７よりショトキー障壁を乗り越
えて第１の半導体層３０３中に流れ込む。したがって、
第３の半導体層３０５を挿入することによるゲートリー
ク電流の低減効果は大きいものとなる。以下、本実施の
形態における具体的実施例７について説明する。

【００４０】（実施例７）図９は、本発明の第３の実施
の形態による電界効果トランジスタの具体的構造例を示
す断面図である。図９において、高抵抗基板３０１とし
てはＧａＡｓ基板上を用い、バッファ層３０２として、
アンドープＧａＡｓを厚さ１μｍから１００ｎｍの範
囲、例えば２００ｎｍ積層する。また、第１の半導体層
３０３として、例えばＳｉを１ｘ１０¹⁷ｃｍ^-3添加した
Ｉｎ_xＧａ_1-xＡｓ層、例えばｘ＝０．１５、厚さ３００
ｎｍを形成し、第２の半導体層３０４として、例えばＳ
ｉを添加したＩｎＧａＰ層を３０ｎｍで形成する。さら
に、第３の半導体層３０５として、例えばＩｎ_xＧａ_1-x
Ｐ（ｘ＝０．３、１０ｎｍ）層を第２の半導体層３０４
中のゲート電極３０７より深さ１０ｎｍの位置に挿入し
た。

【００４１】また、ソース電極３０６、ドレイン電極３
０８は、第２の半導体層３０４上のコンタクト層３１０
として高濃度にｎ型不純物を添加たＧａＡｓ層で、例え
ばＳｉ濃度２×１０¹⁸ｃｍ^-3、厚さ５０ｎｍ上に、オー
ミック電極として例えばＡｕＧｅ／Ｎｉを蒸着後、熱処
理により合金化して作製する。また、ゲート電極３０７
は、第２の半導体層３０４上の高濃度にｎ型不純物を添
加たＧａＡｓ層をエッチング除去した後、第２の半導体
層３０４であるＳｉ不純物を添加したＩｎＧａＰ層を露
出させ、レジストリフトオフ法により作製する。このよ
うな構成では、ゲート電極３０７と接触するＩｎＧａＰ
の下層にが存在するため、従来のＩｎ_xＧａ_1-xＰ（ｘ＝
０．３、１０ｎｍ）層が表面に露出する構造に比較し
て、再現性良くゲートリーク電流の低減がはかれる。

【００４２】また、この実施例７では、第３の半導体層
３０５として厚さ１０ｎｍのＩｎ_xＧａ_1-xＰ（ｘ＝０．
３）を用いたが、例えば１９９０年７月ジャーナル・オ
ブ・アプライドフィジックス第６８巻、第１号、第１０
７〜１１１ページ、第２図に記載のＩｎＧａＰのＩｎ組
成と臨界膜厚の関係を満たす範囲内にあればよい。ま
た、望ましくは、障壁厚さとして、４ｎｍ以上が確保さ
れる中で、Ｉｎ組成が低いほうがよい。なお、Ａｌ_xＧ
ａ_1-xＡｓ（ｘ０．５）、臨界膜厚が４ｎｍ以上を満た
す範囲内のＩｎ_x（Ｇａ_1-yＡｌ_y）_1-xＰ（ｘ＜０．５
１、ｙ＞０）を用いても同様の効果を得ることができ
る。また、第２半導体層３０４がＡｌＧａＡｓ層の場合
でも同様の効果がある。また、上述した実施例２、３、
４で示した基板と半導体材料、ｐ型ドーピング層の組み
合わせにおいても同様の効果がある。

【００４３】（第４の実施の形態）次に、本発明の第４
の実施の形態について図面を参照して詳細に説明する。
図１０は、本発明の第４の実施の形態による電界効果ト
ランジスタの構造例を示す断面図であり、図１１は、図
１０に示す電界効果トランジスタのゲート電極下のエネ
ルギバンドを示す説明図である。図１０において、この
第４の実施の形態による電界効果トランジスタは、高抵
抗基板４０１上に、上層の結晶の品質を上げるためのバ
ッファ層４０２と、キャリアが流れるｎ型の不純物が添
加された第１の半導体層４０３が順次形成され、第１の
半導体層４０３より電子親和力が小さい第３の半導体層
４０５が第１の半導体層４０３のゲート電極４０７近傍
に挿入されている。そして、挿入された第３の半導体層
４０５のゲート電極４０７側界面は、ソース電極４０６
とゲート電極４０７の電位を等しくしたときの第１の半
導体層４０３とショットキー接合に形成された空乏層端
の深さに比較して１／２以下の深さに位置し、第３の半
導体層４０５の基板側界面が空乏層厚より浅い点に位置
する結晶構造上に、ソース電極４０６、ゲート電極４０
７、ドレイン電極４０８が形成されている。

【００４４】図１１において、キャリアは第１の半導体
層４０３を流れる。熱によって励起された電子４０９
は、ゲート電極４０７より半導体障壁を乗り越えて第１
の半導体層４０３中に流れ込もうとするが、第１の半導
体層４０３に比較して電子親和力が小さく障壁高さが高
い第３の半導体層４０５が存在するので大幅に流れ込む
電流が抑制される。また、表面には第１の半導体層４０
３が存在するのでプロセス中に第３の半導体層４０５が
エッチングされ薄層化して障壁層が薄くなることもな
い。したがって、再現性良くゲートリーク電流の小さい
電界効果トランジスタが得られる。

【００４５】（実施例８）図１２は、本発明の第４の実
施の形態による電界効果トランジスタの具体的構造例を
示す断面図である。図１２において、高抵抗基板４０１
としてＧａＡｓ基板を用い、バッファ層４０２として、
アンドープＧａＡｓを厚さ１μｍから１００ｎｍの範囲
の例えば２００ｎｍで積層し、第１の半導体層４０３と
して、ｎ型不純物を添加したＧａＡｓ層、例えばＳｉ不
純物を１ｘ１０¹⁷ｃｍ^-3添加した厚さ３００ｎｍで積層
する。また、第３の半導体層４０５として、例えばアン
ドープのＩｎ_xＧａ_1-xＰ（ｘ＝０．３、１０ｎｍ）層を
第１の半導体層４０３中のゲート電極４０７より深さ１
０ｎｍの位置に挿入する。

【００４６】また、ソース電極４０６、ドレイン電極４
０８は、第１の半導体層４０３上のコンタクト層４１０
として高濃度にｎ型不純物を添加たＧａＡｓ層を例えば
Ｓｉ濃度２×１０¹⁸ｃｍ^-3厚さ５０ｎｍで形成し、この
上にオーミック電極として例えばＡｕＧｅ／Ｎｉを蒸着
後、熱処理により合金化して作製する。また、ゲート電
極４０７は第１の半導体層４０３上の高濃度にｎ型不純
物を添加したＧａＡｓ層をエッチング除去した後、第１
の半導体層４０３であるｎ型不純物を添加したＧａＡｓ
層を露出させレジストリフトオフ法により作製する。こ
のような構成により、ゲート電極４０７と接触するＧａ
Ａｓ層の下層に第３の半導体層４０５としてＩｎ_xＧａ
_1-xＰ（ｘ＝０．３、１０ｎｍ）層が存在するため、従
来のＩｎ_xＧａ_1-xＰ（ｘ＝０．３、１０ｎｍ）層が表面
に露出する構造に比較して、プロセス中に表面がエッチ
ングされてＩｎ_xＧａ_1-xＰ（ｘ＝０．３、１０ｎｍ）層
が薄層化することがない。このため、再現性良くゲート
リーク電流の低減がはかれる。

【００４７】なお、この実施例８では、第３の半導体層
４０５として厚さ１０ｎｍの（ｘ＝０．３）を用いた
が、各種の学会誌や論文等（刊行物）に記載されるＩｎ
ＧａＰのＩｎ組成と臨界膜厚の関係を満たす範囲内にあ
ればよい。また望ましくは障壁厚さとして４ｎｍ以上が
確保される中でＩｎ組成が低いほうがよい。また、この
実施例８では、第３の半導体層４０５の挿入位置として
第１の半導体層４０３中のゲート電極４０７より深さ１
０ｎｍに挿入したが、ゲートリーク電流を低減するため
には、挿入位置としてはゲート電極４０７に近いほうが
望ましく、プロセス中に表面が約２ｎｍエッチングされ
ることを考慮すると、２ｎｍ以上１０ｎｍ未満の深さに
挿入するのが最も効果がある。

【００４８】ここでは第３の半導体層４０５として、Ｉ
ｎ_xＧａ_1-xＰを用いて説明したが、例えば、Ａｌ_xＧａ
_1-xＡｓ（ｘ０．５）や、臨界膜厚が４ｎｍ以上を満た
す範囲内のＩｎ_x（Ｇａ_1-yＡｌ_y）_1-xＰ（ｘ＜０．５
１、ｙ＞０）を用いても同様の効果がある。また、本実
施例８では、第３の半導体層４０７としてアンドープの
Ｉｎ_xＧａ_{1 -x}Ｐ（ｘ＝０．３、１０ｎｍ）層を用いた
が、高濃度のＰ型不純物、例えば炭素を１ｘ１０¹⁹ｃｍ
^-3で添加したＩｎ_xＧａ_1-xＰ（ｘ＝０．３、１０ｎｍ）
層を用いれば、さらにリーク電流が低減できる。したが
って、高出力トランジスタに用いることができる。ま
た、第３の半導体層４０７として、高濃度のｎ型不純
物、例えばＳｉを１ｘ１０¹⁸ｃｍ^-3で添加したＩｎ_xＧ
ａ_1-xＰ（ｘ＝０．３、１０ｎｍ）層を用いれば、ソー
ス抵抗が低減できる。したがって、高効率トランジスタ
に用いることができる。

【００４９】

【発明の効果】以上説明したように、本発明は、キャリ
アが流れる第１の半導体層と、前記第１の半導体層より
電子親和力が小さく、かつ、前記第１の半導体層とヘテ
ロ接合を形成し、かつ、ゲート電極とショットキー接合
を形成する第２の半導体層とを有する電界効果トランジ
スタにおいて、前記第２の半導体層中に第２の半導体層
より電子親和力の小さい第３の半導体層を挿入し、か
つ、その挿入位置を第２の半導体層と第１の半導体層が
形成するへテロ界面より第２の半導体層とゲート電極が
形成するショットキー接合界面の近傍に配置した。この
ため、ゲート電極から流れ込む熱励起された電子をゲー
ト電極近傍の半導体中に設けた障壁層によって防ぐこと
が可能であり、さらにその障壁層が半導体中にあるため
ゲート電極形成プロセス中にエッチングされず、プロセ
スの再現性が良いため、ゲートリーク電流小さい電界効
果トランジスタを再現性良く作製できる。

【００５０】また本発明は、第１の半導体層がｎ型ある
いはｐ型であり、第１の半導体層とゲート電極がショッ
トキー接合を形成する電界効果トランジスタにおいて、
第１の半導体層中に第１の半導体層より電子親和力の小
さい第３の半導体層を挿入し、かつその挿入された第３
の半導体層と第１の半導体層との界面が、ゲート電極側
ではソース電極とゲート電極の電位を等しくしたときの
ショットキー接合に形成された空乏層端の深さに比較し
て１／２以下の深さに位置し、基板側では空乏層厚より
浅い点に位置することを特徴とする。このため、ゲート
電極から流れ込む熱励起された電子をゲート電極近傍の
半導体中に設けた障壁層によって防ぐことが可能であ
り、さらにその障壁層が半導体中にあるためゲート電極
形成プロセス中にエッチングされず、プロセスの再現性
が良いため、ゲートリーク電流小さい電界効果トランジ
スタを再現性良く作製できる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態による電界効果トラ
ンジスタの構造例を示す断面図である。

【図２】図１に示す電界効果トランジスタのゲート電極
下のエネルギバンドを示す説明図である。

【図３】本発明の第１の実施の形態による電界効果トラ
ンジスタの具体的構造例を示す断面図である。

【図４】本発明の第２の実施の形態による電界効果トラ
ンジスタの構造例を示す断面図である。

【図５】図４に示す電界効果トランジスタのゲート電極
下のエネルギバンドを示す説明図である。

【図６】本発明の第２の実施の形態による電界効果トラ
ンジスタの具体的構造例を示す断面図である。

【図７】本発明の第３の実施の形態による電界効果トラ
ンジスタの構造例を示す断面図である。

【図８】図７に示す電界効果トランジスタのゲート電極
下のエネルギバンドを示す説明図である。

【図９】本発明の第３の実施の形態による電界効果トラ
ンジスタの具体的構造例を示す断面図である。

【図１０】本発明の第４の実施の形態による電界効果ト
ランジスタの具体的構造例を示す断面図である。

【図１１】図１０に示す電界効果トランジスタのゲート
電極下のエネルギバンドを示す説明図である。

【図１２】本発明の第４の実施の形態による電界効果ト
ランジスタの具体的構造例を示す断面図である。

【符号の説明】

１０１……高抵抗基板、１０２……バッファ層、１０３
……第１の半導体層、１０４……第２の半導体層、１０
５……第３の半導体層１０５、１０６……ソース電極、
１０７……ゲート電極、１０８……ドレイン電極。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F102 GB01 GC01 GD01 GJ02 GJ04 GJ05 GJ06 GJ10 GK04 GK05 GN04 GN05 GQ01 GR04 HC15 HC19

Claims (19)

【特許請求の範囲】
1. 【請求項１】 キャリアが流れる第１の半導体層と、前
   記第１の半導体層より電子親和力が小さく、かつ、前記
   第１の半導体層とヘテロ接合を形成し、かつ、ゲート電
   極とショットキー接合を形成する第２の半導体層とを有
   する電界効果トランジスタにおいて、 前記第２の半導体層中に第２の半導体層より電子親和力
   の小さい第３の半導体層を挿入し、かつ、その挿入位置
   を第２の半導体層と第１の半導体層が形成するへテロ界
   面より第２の半導体層とゲート電極が形成するショット
   キー接合界面の近傍に配置した、 ことを特徴とする電界効果トランジスタ。
2. 【請求項２】 第１の半導体層はｎ−型またはｐ−型の
   いずれかの伝導性を示す半導体であることを特徴とする
   請求項１記載の電界効果トランジスタ。
3. 【請求項３】 第１の半導体層は不純物を添加しない半
   導体であり、第２の半導体層のうち第３の半導体層と第
   １の半導体層に挟まれる領域がｎ−型またはｐ−型の伝
   導性を示す半導体であることを特徴とする請求項１記載
   の電界効果トランジスタ。
4. 【請求項４】 第２の半導体層のうち第３の半導体層と
   第１の半導体層に挟まれる第２の半導体層が第１の半導
   体層と同じ伝導性を示すことを特徴とする請求項２記載
   の電界効果トランジスタ。
5. 【請求項５】 第３の半導体層と、第２の半導体層のう
   ち第３の半導体層とゲート電極に挟まれる側の第２の半
   導体層とのうち、少なくともいずれかの層が、第１の半
   導体中を流れるキャリアと反対の伝導性を示すことを特
   徴とする請求項２、３または４記載の電界効果トランジ
   スタ。
6. 【請求項６】 第３の半導体層と、第２の半導体層のう
   ち第３の半導体層とゲート電極に挟まれる側の第２の半
   導体層とのうち、少なくともいずれかの層が、不純物を
   添加しない半導体であることを特徴とする請求項２、３
   または４記載の電界効果トランジスタ。
7. 【請求項７】 第３の半導体層と、第２の半導体層のう
   ち第３の半導体層とゲート電極に挟まれる側の第２の半
   導体層とのうち、少なくともいずれかの層が、第１の半
   導体中を流れるキャリアと同じ伝導性を示す半導体であ
   ることを特徴とする請求項２、３または４記載の電界効
   果トランジスタ。
8. 【請求項８】 第１の半導体層がｎ型あるいはｐ型であ
   り、第１の半導体層とゲート電極がショットキー接合を
   形成する電界効果トランジスタにおいて、 第１の半導体層中に第１の半導体層より電子親和力の小
   さい第３の半導体層を挿入し、かつその挿入された第３
   の半導体層と第１の半導体層との界面が、ゲート電極側
   ではソース電極とゲート電極の電位を等しくしたときの
   ショットキー接合に形成された空乏層端の深さに比較し
   て１／２以下の深さに位置し、基板側では空乏層厚より
   浅い点に位置することを特徴とする電界効果トランジス
   タ。
9. 【請求項９】 第３の半導体層が不純物を添加していな
   いことを特徴とする請求項８記載の電界効果トランジス
   タ。
10. 【請求項１０】 第３の半導体層と、第１の半導体層の
    うち第３の半導体層とゲート電極に挟まれる側の第１の
    半導体層とのうち、少なくともいずれかの層が、第３の
    半導体層より下層の第１の半導体層を流れるキャリアと
    反対の伝導性を示すことを特徴とする請求項８記載の電
    界効果トランジスタ。
11. 【請求項１１】 第１の半導体層のうち第３の半導体層
    とゲート電極で挟まれる領域と第３の半導体層が、第３
    の半導体層より下層の第１の半導体層を流れるキャリア
    と同じ伝導性を示すことを特徴とする請求項８記載の電
    界効果トランジスタ。
12. 【請求項１２】 第１の半導体層がＩｎＧａＡｓであ
    り、第２の半導体層がＩｎＧａＰであり、第３の半導体
    層がＧａＡｓ基板に格子整合するＩｎ_0.5（Ｇａ_1-yＡｌ
    _y）_0.5Ｐ（１＞ｙ≧０）であることを特徴とする請求項
    １、２、３、４、５、６または７記載の電界効果トラン
    ジスタ。
13. 【請求項１３】 第１の半導体層がＩｎＧａＡｓであ
    り、第２の半導体層がＩｎＧａＰであり、第３の半導体
    層がＩｎ_x（Ｇａ_1-yＡｌ_y）_1-xＰ（ｘ＜０．５、１＞ｙ
    ≧０）の歪層であることを特徴とする請求項１、２、
    ３、４、５、６または７記載の電界効果トランジスタ。
14. 【請求項１４】 第１の半導体層がＩｎＧａＡｓであ
    り、第２の半導体層がＡｌ_xＧａ_1-xＡｓ（ｘ＜０．３）
    であり、第３の半導体層がＡｌ_xＧａ_1-xＡｓ（ｘ≧０．
    ５）の歪層であることを特徴とする請求項１、２、３、
    ４、５、６または７記載の電界効果トランジスタ。
15. 【請求項１５】 第１の半導体層がＩｎ_xＧａ_1-xＮ
    （０．３≧ｘ≧０）であり、第２の半導体層がＡｌ_xＧ
    ａ_1-xＮ（０≦ｘ＜０．５）あり、第３の半導体層がＡ
    ｌ_xＧａ_1-xＮ（０．５≦ｘ≦１）の歪層であることを特
    徴とする請求項１、２、３、４、５、６または７記載の
    電界効果トランジスタ。
16. 【請求項１６】 第１の半導体層がＩｎＧａＡｓであ
    り、第３の半導体層がＧａＡｓ基板に格子整合するＩｎ
    _0.5（Ｇａ_1-yＡｌ_y）_0.5Ｐ（１＞ｙ≧０）で半導体層で
    あることを特徴とする請求項８、９、１０または１１記
    載の電界効果トランジスタ。
17. 【請求項１７】 第１の半導体層がＩｎＧａＡｓであ
    り、第３の半導体層がＩｎ_x（Ｇａ_1-yＡｌ_y）_1-xＰ（ｘ
    ＜０．５、１＞ｙ≧０）の歪層であることを特徴とする
    請求項８、９、１０または１１記載の電界効果トランジ
    スタ。
18. 【請求項１８】 第１の半導体層がＩｎＧａＡｓであ
    り、第３の半導体層がＡｌ_xＧａ_1-xＡｓ（０．５≦ｘ）
    の歪層であることを特徴とする請求項８、９、１０また
    は１１記載の電界効果トランジスタ。
19. 【請求項１９】 第１の半導体層がＩｎ_xＧａ_1-xＮ
    （０．３≧ｘ ≧０）であり、第３の半導体層がＡｌ_x
    Ｇａ_1-xＮ（０．５≦ｘ≦１）の歪層であることを特徴
    とする請求項８、９、１０または１１記載の電界効果ト
    ランジスタ。