JP3253667B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP3253667B2
JP3253667B2 JP06439392A JP6439392A JP3253667B2 JP 3253667 B2 JP3253667 B2 JP 3253667B2 JP 06439392 A JP06439392 A JP 06439392A JP 6439392 A JP6439392 A JP 6439392A JP 3253667 B2 JP3253667 B2 JP 3253667B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置及び半導体
装置の製造方法の技術分野に関するものである。更に詳
細には、本発明の１実施形態においては、ＰＮＰ、ＮＰ
Ｎ及びＭＯＳ装置を単一の基板上に設けた半導体装置及
びその製造方法を提供している。幾つかの実施例によれ
ば、ＰＮＰトランジスタは、付加的なマスキング又は処
理ステップを必要とすることなしに、ＮＰＮ及び電界効
果トランジスタと共に製造される。
【０００２】
【従来の技術】バイポーラ及び金属−酸化物−半導体
（ＭＯＳ）トランジスタ及びそれらの製造方法は公知で
ある。両方のタイプのトランジスタを単一の回路内に有
益的に組込むために単一基板上にＭＯＳデバイスとバイ
ポーラデバイスの両方を製造することが望ましい場合が
多々ある。結合したバイポーラ及びＣＭＯＳデバイス即
ち装置は、本明細書においては「ＢｉＣＭＯＳ」装置と
呼ぶ。例示的なＢｉＣＭＯＳ装置及びＢｉＣＭＯＳ装置
の製造方法は、本願出願人に譲渡されている米国特許第
４，７６４，４８０号（Ｖｏｒａ）に開示されている。
改良型のＢｉＣＭＯＳ装置及びその製造方法は、例え
ば、本願出願人に譲渡されている米国特許出願第０７／
５０２，９４３号に開示されている。
【０００３】単一回路内にＮＰＮ及びＰＮＰトランジス
タの両方を組込むことが望ましいことが多々ある。ある
場合には、ＰＮＰトランジスタをＢｉＣＭＯＳ回路内に
組込むことが望ましい場合もある。ＰＮＰトランジスタ
をスタンダードなプロセスに組込むことは、しばしば、
実質的な困難性を提起する。例えば、製造プロセス内に
ＰＮＰトランジスタを組込むことは、しばしば、製造プ
ロセス内に付加的なマスキング又はその他の製造ステッ
プを付け加えることを必要とする。あるプロセスでは、
不所望な又は著しい妥協の産物としての性能特性を持っ
た装置となる。
【０００４】
【発明が解決しようとする課題】以上のことから、ＮＰ
Ｎ及び／又はＭＯＳトランジスタに関連してＰＮＰトラ
ンジスタを製造する方法及び改良した装置を提供するこ
とが望まれている。
【０００５】
【課題を解決するための手段】ＮＰＮ及び／又はＭＯＳ
トランジスタと共通のダイ上にＰＮＰトランジスタを製
造する方法が提供され、且つＰＮＰ、ＮＰＮ及び／又は
ＭＯＳトランジスタを組込んだ改良した半導体装置が提
供される。本発明の好適実施例によれば、ＰＮＰ及び／
又はＭＯＳトランジスタと共にＰＮＰトランジスタを製
造する方法は、付加的なマスキングステップを必要とす
るものではなく、且つ性能特性が改善された装置を提供
する。
【０００６】本発明の１実施形態によれば、Ｎチャンネ
ル電界効果（ＮＭＯＳ）トランジスタと共に共通基板内
にＰＮＰトランジスタを有する半導体装置を製造する方
法が提供され、該方法は、基板の第一及び第二領域内に
Ｐ型ドーパントを注入し、尚前記第一及び第二領域は前
記ＰＮＰトランジスタの埋め込み層の少なくとも一部及
び前記ＮＭＯＳトランジスタのウエル領域を形成し、少
なくとも前記第一及び第二領域上にエピタキシャルシリ
コン層を形成し、前記エピタキシャルシリコン層の第一
部分は前記ＰＮＰトランジスタのベース領域を形成し且
つ前記エピタキシャルシリコン層の第二部分は前記ＰＭ
ＯＳトランジスタのチャンネル領域を形成し、前記ＰＮ
Ｐトランジスタのベース領域と接触してエミッタ領域を
形成し、且つ前記ＮＭＯＳトランジスタのチャンネル領
域と接触してソース及びドレイン領域を形成する、上記
各ステップを有している。
【０００７】本発明の別の実施例によれば、改良された
半導体装置が提供され、該装置はＮＰＮバイポーラトラ
ンジスタ及び電界効果トランジスタと共に共通基板上に
ＰＮＰトランジスタ構成体を有している。該装置内にお
いては、コレクタ領域が設けられており、前記コレクタ
領域と接触し且つその上側に位置してベース領域が設け
られており、前記ベース領域と接触してベースコンタク
トが設けられており、前記ベースコンタクトは少なくと
もその一つの側壁上に酸化物側壁を有しており、且つ前
記ベース領域と接触してエミッタが設けられており、前
記エミッタの一部は上側に位置したエミッタコンタクト
からエピタキシャル層内に拡散されたものであり、前記
エミッタの残部は前記エミッタコンタクトと前記ベース
コンタクトとの間に注入したものである。
【０００８】
【実施例】Ｉ．概説 図１Ａは本発明の一実施例に基づいて構成されたＢｉＣ
ＭＯＳ装置１を示した概略断面図である。本装置は、Ｎ
ＰＮバイポーラトランジスタ２、ＰＮＰバイポーラトラ
ンジスタ４、ＮチャンネルＭＯＳトランジスタ（ＮＭＯ
Ｓトランジスタ）６及びＰチャンネルＭＯＳトランジス
タ（ＰＭＯＳトランジスタ）８を有しており、それらは
同一の基板内に形成されている。ＮＭＯＳトランジスタ
６及びＰＭＯＳトランジスタ８は、適宜接続されて、Ｃ
ＭＯＳ構成体１０を形成している。
【０００９】基板１２上にデバイス即ち装置が製造され
る。図１Ａに示した実施例においては、該基板は、約１
×１０13及び１×１０16の間で好適には２×１０14と３
×１０15／ｃｍ3 の間の範囲内のドーパント濃度を持っ
たＰ−基板である。該基板の上に減圧ドープＮ型エピタ
キシャルシリコン層１４を成長させ、その中に該デバイ
スを製造する。
【００１０】ほとんどの実施例において、ＮＭＯＳトラ
ンジスタはＰタブ即ちＰウエル１６内に形成し、且つＰ
ＭＯＳトランジスタはＮタブ即ちＮウエル１８内に形成
する。好適実施例においては、レトログレードＮウエル
１８は、チャンネル領域内において約１×１０16と２×
１０17／ｃｍ3 の間の好適なピーク濃度を有している。
レトログレードＰウエル１６は、約１×１０16乃至１×
１０17／ｃｍ3 の好適なピークドーパント濃度を有して
いるが、本発明の技術的範囲を逸脱することなしに、広
範囲のドーパント濃度を使用することが可能である。ウ
エル１６及び１８は、単一の基板上に相補的な導電型の
デバイス即ち装置を形成することを可能としている。
【００１１】ＮＰＮトランジスタ２は、高度にドープし
たＮ＋埋め込み層２０及びコレクタシンク２２が設けら
れており、それらは、一体となって、コレクタコンタク
ト２４とコレクタ２６との間に低抵抗接続領域を与えて
いる。好適実施例においては、埋め込み層２０及びシン
ク２２は、約１×１０17と１×１０20／ｃｍ3 の間で好
適には約５×１０17乃至１×２０20／ｃｍ3 の範囲内の
ピーク濃度へドープされている。
【００１２】ＰＮＰトランジスタ４は、高度にドープし
たＰ型埋め込み層３０が設けられている。好適実施例に
おいては、埋め込み層３０は、Ｐ型タブ１６と同一のド
ーパント濃度へドープされている。なぜならば、一実施
例に基づいてこれらの部分を形成するために同一の注入
が使用されるからである。好適実施例によれば、ＣＭＯ
Ｓトランジスタ用のスレッシュホールド調節（Ｐ型）注
入は、ＰＮＰコレクタコンタクト／シンク抵抗値を減少
するために使用され、この注入は５０ｋｅＶ（ボロン）
を使用して約３．５×１０12／ｃｍ2 のドーズを有して
いる。従って、ＰＮＰシンク２２に対するシンク注入は
必要ではない。
【００１３】ＮＰＮトランジスタと隣接するデバイスと
の間にＰ＋チャンネルストップ３８が設けられており、
埋め込み層２０と隣接するデバイスとを接続させるであ
ろうような軽度にドープした基板の表面反転を防止して
いる。Ｎ＋チャンネルストップ４０がＰＮＰトランジス
タと隣接するデバイスとの間に設けられている。酸化物
分離領域４２ａ，４２ｂ，４２ｃ，４２ｄ，４２ｅ，４
２ｆ，４２ｇが、種々のデバイスの間の装置分離のため
及びバイポーラトランジスタのコレクタシンク及びベー
ス領域の分離のために設けられている。これらの領域
は、更に、ポリシリコン相互接続体及び基板により形成
される寄生ＭＯＳデバイスに対して非常に高いスレッシ
ュホールド電圧を与えている。
【００１４】デバイスの表面に沿って且つ付着形成した
多結晶シリコン（ポリシリコン）の単一の層４４から形
成してＰＮＰベースコンタクト４６、ＰＮＰエミッタコ
ンタクト４８、ＰＮＰコレクタコンタクト３４、抵抗５
０、ＮＰＮベースコンタクト５２、ＮＰＮエミッタコン
タクト５４、ＮＰＮコレクタコンタクト２４、ＮＭＯＳ
ドレインコンタクト５８、ＮＭＯＳゲート６０、ＮＭＯ
Ｓソース／ウエルタップ６２、ＰＭＯＳドレイン６４、
ＰＭＯＳゲート６６、ＰＭＯＳソース／ウエルタップコ
ンタクト６８が設けられている。
【００１５】ＮＰＮトランジスタは、ベース領域７２ｂ
に対しての低抵抗経路として作用する低抵抗外因的乃至
はリンクベース領域７２ａが設けられている。ＮＰＮエ
ミッタ領域７６がＮＰＮエミッタコンタクト５４から単
結晶エピタキシャル層内に拡散されている。ＰＮＰエミ
ッタ領域７４が、部分的に、ＰＮＰエミッタコンタクト
４８から拡散されたドーパントから形成されており且つ
部分的にベースコンタクト４６とエミッタコンタクト４
８との間に注入されたドーパントから形成されている。
ＰＮＰトランジスタのベース領域は、一層高度にドープ
されたリンク乃至は外因的領域７０ａを有すると共に一
層軽度にドープされた真性ベース領域７０ｂを有してい
る。領域７４及び７６は本明細書においてはエミッタコ
ンタクトと呼ぶが、これらの領域は、時々当業者により
それのみで又はその下側に存在する拡散領域と共に、エ
ミッタと呼ばれることがあることに注意すべきである。
本明細書においては、これらの用語上の差異に意味があ
るわけではない。側壁酸化物がＮＰＮエミッタコンタク
ト５４上及びＰＮＰエミッタコンタクト４８上に形成さ
れている。側壁酸化物は、ＰＮＰベースコンタクトの内
側側壁上、即ちエミッタコンタクトに最も近い側壁上に
形成されている。
【００１６】薄いゲート酸化物層がＮＭＯＳ及びＰＭＯ
Ｓトランジスタゲートの下側に設けられており、且つ側
壁酸化物がＮＭＯＳ及びＰＭＯＳゲート上に設けられて
いる。好適実施例においては、ＮＭＯＳゲートは高度に
ドープされ注入されたＮ＋ポリシリコンから形成されて
おり、一方ＰＭＯＳゲートはＮ＋又はＰ＋注入ポリシリ
コンから形成することが可能である。ＰＭＯＳゲートに
おいてはＮ型ドーパントが好適である。なぜならば、Ｎ
＋は一層高いキャリア移動度を持った埋め込み型チャン
ネルデバイスを提供し、一方Ｐ＋は表面チャンネルデバ
イスを与えるからである。
【００１７】例えばシリサイドコンタクトなどのような
金属性コンタクト７８（即ち、金属を含有するコンタク
ト）がＰ＋ＰＮＰエミッタコンタクト上に形成されてい
る。該シリサイドはエミッタコンタクトの頂部をカバー
すると共に、ベースコンタクト４６上の側壁酸化物に到
達するまで単結晶エミッタ領域の上表面をカバーしてい
る。シリサイドコンタクト８０は、ＰＮＰトランジスタ
のベースコンタクトの上表面をカバーしている。シリサ
イド８２はＰＮＰコレクタコンタクト３４をカバーして
いる。
【００１８】シリサイドは、更に、ＮＰＮバイポーラト
ランジスタベースコンタクト５２とコンタクトしてい
る。シリサイドコンタクト８４は、ベースコンタクトの
上部分、ベースコンタクトの側壁、及びベースコンタク
トの側壁からエミッタの側壁酸化物に到達するまでＮＰ
Ｎベース領域の水平な上表面をカバー即ち被覆してい
る。別のシリサイドコンタクト８６が、側壁スペーサ酸
化物領域の間のＮＰＮエミッタの上部部分に沿って設け
られている。ここで示した耐火性金属コンタクトはコン
タクトの固有抵抗を減少させており、従ってこの様なデ
バイスを使用する製品の動作速度を向上させている。
【００１９】同様に、シリサイドコンタクトがＮＰＮコ
レクタコンタクト２４、ＮＭＯＳゲート６０、ＰＭＯＳ
ゲート６６、及びＰ＋／Ｎ＋ソース及びドレイン多結晶
コンタクト５８，６２，６４，６８に対して設けられて
いる。ＮＰＮエミッタ５４に対するコンタクトと同じ
く、ＮＭＯＳ及びＰＭＯＳゲートのそれぞれに対するシ
リサイドコンタクト８８及び９０が側壁酸化物から側壁
酸化物にのみ延在している。逆に、ＮＭＯＳ及びＰＭＯ
Ｓソース及びドレインコンタクト用のシリサイドコンタ
クトが、ポリシリコンコンタクトの側壁をカバーし且つ
該ゲートの側壁酸化物に到達するまでソース及びドレイ
ンの水平方向部分に沿って延在している。本構成体は、
更に、相互接続のために使用される金属層９４からデバ
イスを絶縁するために厚い（０．８乃至１．３ミクロン
で好適には約１．３ミクロン）酸化物層９２を有してい
る。オプションとして、第一金属層と種々のシリサイド
領域との間の酸化物層９２内の開口を充填するためにタ
ングステンプラグ９６を設けることが可能である。付加
的な金属／酸化物相互接続層（不図示）を設け、更にそ
の上にパッシベーション層（不図示）を設けることも可
能である。
【００２０】図１Ａに示した装置は、各デバイスから最
適化された性能を有する単一基板内におけるＰＮＰ、Ｎ
ＰＮ、ＮＭＯＳ、ＰＭＯＳデバイスの結合した利点を与
えている。同時に、最小のエキストラな処理ステップに
よりＰＮＰデバイスを付加することが可能である。
【００２１】図１Ｂは、図１Ａに示したＰＮＰトランジ
スタ４の別の実施例を示している。この実施例において
は、ベースコンタクト４６が、エミッタコンタクト４８
の延長部分の間に形成されている。図示した如く、この
実施例においては、ベースコンタクト４６がエミッタコ
ンタクトストリップ４８の間の中央ストリップである。
更に、Ｎウエル９４が付加的な分離を与えている。
【００２２】図１Ｃは、図１Ａに示したＰＮＰトランジ
スタ４の別の実施例を示している。この実施例において
は、エミッタ４８が二つのストリンガ乃至はフィンガ４
８ａ及び４８ｂに分割されている。シリサイドがそれら
の内側側壁に沿って及びそれらの間の単結晶領域の上部
に沿って両方の部分の上部を取囲んでいる。二つの多結
晶領域４８ａ及び４８ｂの間の単結晶領域はＰ型ドーパ
ントで注入されており、上側に存在するポリシリコンエ
ミッタコンタクトから拡散されたドーパントと関連して
Ｐ＋エミッタ領域７４を形成している。基本的には、縦
型ＰＮＰがＰ＋ポリシリコンにより又はシリコン内への
Ｐ＋注入により形成することが可能である。この実施例
においては、Ｓｉ内へのＰ＋注入は縦型ＰＮＰトランジ
スタのエミッタを形成することが意図されており、且つ
Ｐ＋ポリシリコンはそのエミッタへのコンタクトを形成
するためにのみ使用される。
【００２３】ＩＩ．製造シーケンス 図２Ａ乃至図２Ｅは、図１Ａに示した如きＰＮＰ及びＮ
ＰＮトランジスタを有するＢｉＣＭＯＳデバイス（装
置）の製造過程を示している。特に、図２Ａはその製造
過程における第一段階においてのデバイスの断面を示し
ている。この段階に到達するためには、基板をデヌード
処理し、且つスクリーン酸化物層を形成する。次いで、
Ｎ＋タブ即ちウエル１８、ＮＰＮ埋め込み層２０、Ｎ＋
チャンネルストップ４０の砒素、アンチモンなどでの同
時的注入のためにマスクを行なう。これらの領域を形成
するために使用する注入エネルギは、好適には、約５０
乃至２００ｋｅＶであり、且つ好適な範囲は約６０乃至
８０ｋｅＶである。次いで、Ｐ＋チャンネルストップ３
８、ＮＭＯＳタブ即ちウエル１６、及びＰＮＰ埋め込み
層３０の同時的形成のためにマスクを行なう。これらの
領域を形成する場合に使用する注入エネルギは、好適に
は、約５０乃至２００ｋｅＶの間であり、好適な範囲は
１４０乃至２００ｋｅＶである。Ｐ＋領域を、好適に
は、ボロンでドープする。次いで、マスク及び酸化物を
除去し且つ例えば約１．１ミクロンの厚さを持ったドー
プしたＮ型エピタキシャルシリコン層１４を基板の表面
に亘って成長させる。Ｎ型エピタキシャルシリコン層の
ドーパント濃度は、ＰＭＯＳトランジスタのチャンネル
領域のみならずＰＮＰトランジスタの真性ベース領域を
形成すべくセットされ且つ選択されている。次いで、付
着形成した熱酸化物及び窒化物の層を本装置の表面上に
形成する。
【００２４】図２Ｂは次のシーケンスの製造ステップを
行なった後の装置を示している。熱酸化物及び窒化物の
サンドイッチした層を付着形成した後に、酸化物領域４
２ａ乃至４２ｇが形成されるべきエピタキシャルシリコ
ンを露出させ且つ本装置の活性領域を保護するために、
ホトレジストマスクを表面上に形成する。該酸化物領域
は、一実施例においては公知の「アイソプレーナ」プロ
セスを使用して形成する。該プロセスは、シリコンエッ
チ手順及び深さを変化させることにより、且つ例えば米
国特許出願第０７／５０２，９４３号に開示されている
如く異なった酸化物／窒化物／酸化物側壁層を選択する
ことにより修正することが可能である。次のシーケンス
の製造ステップを行なった後の装置の状態を図２Ｃに示
してある。フィールド酸化物領域を形成する場合に使用
した窒化物／酸化物を剥離し且つ約２５０Åの厚さを持
った成長形成したスクリーン酸化物層が基板の表面上に
形成されている。次いで、マスクを形成し、ＮＰＮトラ
ンジスタのシンク領域２２のみを露出させる。ドーパン
トとして燐を使用し約１×１０14及び１×１０16／ｃｍ
2 の間のドーズで約１００乃至１９０ｋｅＶの注入エネ
ルギを使用してＮＰＮシンク注入を実施する。次いで、
シンクマスクを除去し、且つ別のマスク／イオン注入を
実施して、ドーパントとして燐を使用して、ＰＭＯＳト
ランジスタのチャンネル領域及びウエルをドープする。
好適実施例においては、ＰＭＯＳウエル領域のために使
用する注入エネルギは、約５０乃至２００ｋｅＶの間の
エネルギで、好適には約１００乃至２００ｋｅＶのエネ
ルギである。次いで、シンク及びＮウエルをアニールし
且つ窒素中において従来の熱サイクルで加熱することに
よりドライブインを行なう。
【００２５】その後に、基板の表面上にマスクを形成
し、ＮＭＯＳ及びＰＭＯＳトランジスタ領域及びＰＮＰ
トランジスタのシンクのみを露出させる。このマスク
は、スレッシュホールド電圧注入のために使用される。
該注入は、スレッシュホールド電圧注入のために使用さ
れる。該注入は、必要に応じてＮＭＯＳ及びＰＭＯＳト
ランジスタのスレッシュホールド電圧を調節するために
使用され、典型的に約|０．６|及び|１．０|Ｖの間に調
節される。好適実施例においては、スレッシュホールド
電圧注入は約１×１０13乃至５×１０13／ｃｍ2 の間の
ドーズで且つ好適には３０乃至６０ｋｅＶのエネルギで
ボロンで注入を行なう。該ボロン及びＰウエルから上方
拡散するＰ＋がＮＭＯＳトランジスタに対するスレッシ
ュホールド電圧を設定する。Ｎウエル注入に関連してス
レッシュホールド電圧注入がＰＭＯＳスレッシュホール
ド電圧を設定する。好適実施例においては、スレッシュ
ホールド電圧注入は、究極的に、ＮＭＯＳに対して０．
７５±０．１且つＰＭＯＳトランジスタに対して−０．
８５±０．１のスレッシュホールド電圧を有するトラン
ジスタを与える。この注入は、更に、ＰＮＰのコレクタ
抵抗を減少させる。次いで、スクリーン酸化物を剥離し
且つ薄い（１３５乃至１６５Åの程度）ゲート酸化物層
９６を、当業者に公知の方法を使用して成長させる。次
いで、ポリシリコンの薄い（４００乃至６００Åの程
度）層を該薄いゲート酸化物層の上に付着形成し、且つ
マスクを該ポリシリコン層上に形成してＮＭＯＳゲート
及びＰＭＯＳゲートを画定する。プラズマエッチによ
り、ＮＭＯＳ及びＰＭＯＳゲート酸化物領域上のものを
除いて、基板の全ての領域から不所望のポリシリコンを
除去する。次いで、ウエットエッチングを使用して、下
側に存在する酸化物を除去する。この薄いポリシリコン
層によるゲート酸化物の保護は、著しく欠陥の少ないＭ
ＯＳゲートを提供する。なぜならば、その場合に、ゲー
トは直接的にホトレジストに対して露出されていないか
らである。
【００２６】ゲート酸化物マスクを除去し、且つ約１０
００乃至４０００Åで好適には約３２００Åの厚さを有
する真性ポリシリコン４４からなる別の層を、基板の表
面全体に亘って付着形成し、且つポリシリコン層４４の
熱酸化によりキャップ酸化物層を形成する。次いで、ホ
トレジストでマスクして、少なくともバイポーラトラン
ジスタのベース領域及びレジスタの軽度にドープした領
域を露出させる。ある実施例においては、ＮＭＯＳ及び
ＰＭＯＳトランジスタ領域のみが該マスクにより保護さ
れる。次いで、ベース注入を実施し且つベースをアニー
ルする。好適実施例においては、このベース注入は、約
３０乃至１００ｋｅＶの間のエネルギを使用し、且つ好
適には約３０乃至５０ｋｅＶの間の注入エネルギを使用
する。この注入のドーズは、好適には、約３×１０13乃
至８×１０15の間の範囲である。好適実施例において
は、アニールは、基板を３０乃至６０分の間９００乃至
９５０℃へ加熱することにより実施され、その結果、ド
ーパント濃度が約１×１０18乃至１×１０19／ｃｍ3 の
間で且つ好適には約５×１０18／ｃｍ3 であり約１００
０乃至２０００Åの厚さを有するＰ−ベース領域が得ら
れる。
【００２７】オプションとして、ＰＮＰの特性に関し精
密な制御が要求される場合には、一つのエキストラなマ
スキング及び注入ステップを使用してＰＮＰトランジス
タのＮ型ベースを形成する。このＮ型ベースは、ＮＰＮ
トランジスタに対してＰ型ベースを形成したのと同一の
態様で形成される。一方、このＮ型ベースは、ポリシリ
コンの付着形成（層４４）の前に形成することが可能で
ある。
【００２８】その後に、マスクを形成して、領域４８，
３４，５２，６２を露出させ、それらの領域は、究極的
には、ＰＮＰエミッタコンタクト、ＰＮＰコレクタコン
タクト、抵抗の一部、ベースＮＰＮコンタクト、コンタ
クト６２となるものである。これらの領域は、ボロンを
使用して約１×１０19乃至１×１０20／ｃｍ3 の間のド
ーパント濃度で好適には約６×１０19／ｃｍ3 のドーパ
ント濃度へＰ＋へドープさせる。このＰ＋マスクを除去
し、且つ別のマスクを本装置の表面上に形成して、領域
４６，５４，２４，６８を露出させる。これらの領域
は、究極的には、ＰＮＰベースコンタクト、ＮＰＮエミ
ッタコンタクト、ＮＰＮコレクタコンタクト、ソース／
ドレインコンタクト、ＭＯＳトランジスタのゲートとし
て使用されるものである。該領域は、約１００ｋｅＶの
エネルギで約５×１０19乃至１×１０20／ｃｍ3 の間の
濃度へ砒素注入を使用することによりＮ＋へドープさせ
る。上述した如く、ＰＭＯＳゲートは、Ｎ＋又はＰ＋の
何れかとすることが可能であり、従ってＮ＋又はＰ＋マ
スクの何れに設けることも可能である。次いで、約１０
００乃至１２００Åの間の厚さを持った窒化物層９８
を、下側に存在するポリシリコンのエッチアンダーカッ
トを防止し且つ後のリンク注入がゲート及び種々のコン
タクト内に入込むことを防止する目的のために付着形成
させる。次いで、ポリシリコン層４４を約１５分の時間
の間９００℃でアニールする。
【００２９】次の一組の製造ステップを行なった後の装
置を図２Ｄに示してある。バイポーラトランジスタのベ
ース、エミッタ及びコレクタコンタクト及びＮＭＯＳ及
びＰＭＯＳトランジスタのソース、ゲート及びドレイン
を保護するために、窒化物の表面上にマスクを形成す
る。塩素を使用してのドライエッチにより、ＭＯＳトラ
ンジスタのゲートのみならず、ベース、エミッタ、コレ
クタ、ソース及びドレインコンタクトが形成される。こ
のエッチは、バイポーラベース及びＭＯＳＦＥＴのゲー
トに隣接したエピタキシャル領域が約１０００乃至２０
００Åだけ元のエピタキシャル表面より下側にエッチン
グされるように実施される。エッチマスクを除去する。
軽度にドープしたドレイン（ＬＤＤ）注入を行なって、
ＮＭＯＳトランジスタのソース及びドレインを、例え
ば、約２０乃至５０ｋｅＶの間の注入エネルギで好適に
は約２０乃至４０ｋｅＶの間の注入エネルギを使用して
例えば燐などのＮ型ドーパントで軽度に注入を行なう。
この注入の結果、約５×１０17乃至１×１０19／ｃｍ3
のドーパント濃度でＮＭＯＳゲートに対して自己整合さ
れたソース及びドレイン領域が得られる。
【００３０】キャップ酸化物を成長させるための酸化ス
テップの後、例えばＢＦ2 などのドーパントを使用した
Ｐ型ＬＤＤがＮＰＮバイポーラトランジスタ及びＰＭＯ
Ｓトランジスタの表面に亘って実施され、ＰＭＯＳトラ
ンジスタのソース及びドレイン及びＮＰＮバイポーラト
ランジスタのベース領域がマスクにより露出される。エ
ミッタに自己整合されたより高度にドープされたＰ領域
が、ＰＮＰバイポーラトランジスタのベース内に形成さ
れ、且つゲートに対して自己整合された一層高度にドー
プされたＰ領域がＰＭＯＳトランジスタのゲートの周り
に形成される。注入エネルギは、好適には、約４０乃至
６０ｋｅＶの範囲内である。図示した如く、一層高度に
ドープされたウエル結合部もＮＭＯＳ及びＰＭＯＳコン
タクトから拡散される。更に、エミッタ領域が、ＰＮＰ
及びＮＰＮトランジスタの上側に存在するエミッタコン
タクトから拡散され、且つ高度にドープされた外因的ベ
ース領域がＮＰＮ及びＰＮＰトランジスタのベースコン
タクトから拡散される。
【００３１】窒化物を本装置の表面から剥離し、且つ低
温酸化物（ＬＴＯ）付着が行なわれる。シリサイド排除
マスク（不図示）を本装置上で、シリサイド形成が所望
されない箇所（例えば、抵抗の中央部分の上）のポリシ
リコン領域上に形成する。次いで、酸化物をエッチバッ
クし、当業者の公知の方法を使用して、ソースコンタク
ト、ドレインコンタクト、ゲート、エミッタ、ベースコ
ンタクト及びコレクタコンタクトの露出された側部上に
スペーサ酸化物を残存させる。次いで、図２Ｄに示した
マスクを、ＮＰＮ及びＰＮＰエミッタ、ＮＭＯＳ及びＰ
ＭＯＳトランジスタのゲート、ＰＮＰベースコンタクト
の内側側壁（即ち、エミッタコンタクトに最も近いベー
スコンタクトの側壁）、及び抵抗上の少なくとも側壁酸
化物を保護するために、本装置上に形成する。本装置
を、約１分間の間ＢＯＥでエッチングし、且つ露出され
た酸化物を抵抗／ベースコンタクト、コレクタコンタク
ト、及びＮＭＯＳ及びＰＭＯＳトランジスタのソース及
びドレインコンタクトの側壁から除去する。
【００３２】図２Ｅを参照すると、マスクを形成し、且
つそこに示した領域、即ちＰＭＯＳトランジスタのソー
ス／ドレインの領域、ＮＰＮトランジスタの外因的ベー
ス領域、及びＰＮＰトランジスタのエミッタコンタクト
に隣接した露出された単結晶領域において高度のＰ＋
（ＢＦ2 ）注入を行なう。この注入の目的は、ＭＯＳト
ランジスタのソース及びドレイン及びＮＰＮトランジス
タの外因的ベース領域の抵抗値を更に低下させることで
ある。この注入は、ＴｉＳｉ2 （シリサイド）とＮ型エ
ピタキシャルとの間の寄生ショットキーダイオードの形
成を防止するのに役立つ。この注入は、約４０乃至６０
ｋｅＶの間のエネルギを使用する。
【００３３】最後の一組の製造ステップは、図１Ａに示
した如き装置を完成するのに貢献する。ソース／ドレイ
ン領域を形成し且つそれらの抵抗値を低下させる目的の
ために、ＮＭＯＳトランジスタのソース／ドレインの領
域内においてＮ＋（砒素）注入を行なう。この砒素注入
は、約５０乃至１００ｋｅＶの間のエネルギを使用す
る。次いで、オプションとして、本装置を約１０乃至３
０分の間約９００乃至９５０℃の温度で、又は迅速熱ア
ニールプロセスを使用して約１０乃至３０秒の間１００
０乃至１１００℃の温度においてアニーリングを行な
う。
【００３４】次いで、例えばチタン、モリブデン、タン
タル、タングステンなどのような耐火性金属からなる層
を本装置の表面全体に付着形成させる。当業者に公知の
方法を使用して、この層を加熱して、付着形成された金
属がポリシリコンと接触する領域において金属シリサイ
ドを形成する。次いで、残存する反応しなかった金属を
本装置からエッチング除去する。
【００３５】次いで、酸化物層９２を付着形成し且つマ
スクしてその中にコンタクト孔を形成する。金属を本装
置の表面上に付着形成し、マスクし、且つ選択した領域
からエッチングする。別の実施例においては、これらの
コンタクト孔はタングステンで充填し且つ金属相互接続
層を付着形成する前に平坦な表面を形成すべくエッチバ
ックする。その後に、付加的なメタリゼーション層を形
成し、且つ本装置をパッシベートして、図１Ａに示した
如き構成を与える。
【００３６】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
【図１Ａ】 ＰＮＰ及びＮＰＮの両方のバイポーラトラ
ンジスタを有するＢｉＣＭＯＳ装置を示した概略断面
図。
【図１Ｂ】 別の実施例のＰＮＰトランジスタを示した
概略断面図。
【図１Ｃ】 更に別の実施例のＰＮＰトランジスタを示
した概略断面図。
【図２Ａ】 図１Ａに示したＢｉＣＭＯＳ装置を製造す
るプロセスの１段階における状態を示した概略断面図。
【図２Ｂ】 図１Ａに示したＢｉＣＭＯＳ装置を製造す
るプロセスの１段階における状態を示した概略断面図。
【図２Ｃ】 図１Ａに示したＢｉＣＭＯＳ装置を製造す
るプロセスの１段階における状態を示した概略断面図。
【図２Ｄ】 図１Ａに示したＢｉＣＭＯＳ装置を製造す
るプロセスの１段階における状態を示した概略断面図。
【図２Ｅ】 図１Ａに示したＢｉＣＭＯＳ装置を製造す
るプロセスの１段階における状態を示した概略断面図。
【符号の説明】
１ ＢｉＣＭＯＳ構成体 ２ ＮＰＮ装置 ４ ＰＮＰトランジスタ ６ ＮＭＯＳ装置 ８ ＰＭＯＳ装置
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−136358（ＪＰ，Ａ) 特開 昭61−171160（ＪＰ，Ａ) 特開 昭63−237471（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8249 H01L 27/06

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】 Ｎチャンネル（ＮＭＯＳ）電界効果トラ
    ンジスタ及びＰチャンネル（ＰＭＯＳ）電界効果トラン
    ジスタと共通の基板内にＰＮＰトランジスタを有する半
    導体装置の製造方法において、 前記基板の前記ＰＮＰトランジスタの埋め込み層の少な
    くとも一部を形成する第一領域及び前記ＮＭＯＳトラン
    ジスタのウエル領域を形成する第二領域内にＰ型ドーパ
    ントを注入し、 少なくとも前記第一及び前記第二領域上にエピタキシャ
    ルシリコン層を形成し、前記エピタキシャルシリコン層
    の第一部分は前記ＰＮＰトランジスタのベース領域を形
    成し且つ前記エピタキシャルシリコン層の第二部分は前
    記ＰＭＯＳトランジスタのチャンネル領域を形成し、 前記エピタキシャル層上に多結晶シリコン層を形成し且
    つ前記ＰＮＰトランジスタのエミッタコンタクトを形成
    するために前記多結晶シリコン層の少なくとも一部をＰ
    型ドーパントでドーピングし、 前記エミッタコンタクトから前記Ｐ型ドーパントを拡散
    させて前記ＰＮＰトランジスタの前記ベース領域とコン
    タクトしてエミッタ領域を形成し、 前記ＮＭＯＳ及びＰＭＯＳトランジスタのチャンネル領
    域とコンタクトしてソース領域及びドレイン領域を形成
    し、 前記ＰＮＰトランジスタの前記エミッタ領域に隣接して
    前記エピタキシャル層内に及びＰＭＯＳトランジスタの
    ソース及びドレイン領域内に高度にドープしたＰ型領域
    を形成するためにＰ型ドーパントを注入する、 上記各ステップを有することを特徴とする方法。
  2. 【請求項２】 請求項１において、更に、 前記エピタキシャル層を形成するステップの後に、前記
    ＰＭＯＳトランジスタのチャンネル領域内にＮ型ドーパ
    ントを注入し、 前記ＰＭＯＳトランジスタのチャンネル領域、前記ＮＭ
    ＯＳトランジスタのチャンネル領域及び前記ＰＮＰトラ
    ンジスタのシンク領域内にＰ型ドーパントを注入し、前
    記Ｐ型ドーパントを注入するステップが前記ＮＭＯＳ及
    びＰＭＯＳトランジスタのスレッシュホールド電圧を設
    定する、 上記各ステップを有することを特徴とする方法。
  3. 【請求項３】 請求項１において、更に、 前記ＰＮＰベース上方の前記多結晶シリコン層内にＮ型
    ドーパントを注入し、 前記多結晶シリコン層から前記ＰＮＰベース内に前記Ｎ
    型ドーパントを拡散させる、 上記ステップにより前記ＰＮＰトランジスタのベース内
    に付加的なＮ型ドーパントを供給させることを特徴とす
    る方法。
  4. 【請求項４】 請求項１において、更に、前記基板内に
    ＮＰＮトランジスタを形成すると共に前記ＮＰＮトラン
    ジスタに隣接してＰ型チャンネルストップを形成するス
    テップを有しており、前記第一及び第二領域内にＰ型ド
    ーパントを注入するステップが更に前記Ｐ型チャンネル
    ストップを形成するためにＰ型ドーパントを注入するこ
    とを特徴とする方法。
  5. 【請求項５】 請求項４において、更に、前記ＮＰＮト
    ランジスタの埋め込み層を形成するために前記基板内に
    Ｎ型ドーパントを注入するステップを有しており、前記
    Ｎ型ドーパントを注入するステップが更に前記ＰＮＰト
    ランジスタに隣接してＮ型チャンネルストップを形成す
    ることを特徴とする方法。
  6. 【請求項６】 請求項５において、前記Ｎ型ドーパント
    を注入するステップが更にＰチャンネル電界効果トラン
    ジスタのウエル領域を形成することを特徴とする方法。
  7. 【請求項７】 請求項６において、前記エピタキシャル
    層を形成するステップがＮ型エピタキシャル層を形成す
    るステップであり、前記Ｎ型エピタキシャル層が前記Ｐ
    ＮＰトランジスタのベース領域のドーパント濃度及び前
    記Ｐチャンネル電界効果トランジスタのチャンネル領域
    を設定することを特徴とする方法。
  8. 【請求項８】 請求項４において、更に、前記多結晶シ
    リコン層の各コンタクトの側壁上に酸化物側壁を形成す
    るステップを有することを特徴とする方法。
  9. 【請求項９】 請求項８において、更に、前記ＮＰＮト
    ランジスタのベースコンタクトから酸化物側壁を除去す
    るステップを有することを特徴とする方法。
  10. 【請求項１０】 共通基板にＮチャンネル及びＰチャン
    ネル電界効果トランジスタとＮＰＮ及びＰＮＰバイポー
    ラトランジスタとを有する半導体の製造方法において、 Ｐ型基板内にＰ型ドーパントを注入して前記ＰＮＰトラ
    ンジスタのチャンネル領域と、前記ＮＰＮトランジスタ
    に隣接したチャンネルストップと、前記Ｎチャンネル電
    界効果トランジスタのウエル領域とを同時的に形成し、 Ｎ型ドーパントを注入して前記ＰＮＰトランジスタに隣
    接したＮ型チャンネルストップと、前記ＮＰＮトランジ
    スタのチャンネル領域と、前記Ｐチャンネル電界効果ト
    ランジスタのウエル領域とを同時的に形成し、 前記基板上にＮ型エピタキシャル層を付着形成し、前記
    Ｎ型エピタキシャル層は前記ＰＮＰトランジスタのベー
    ス領域を形成し、 前記ＮＰＮトランジスタのＰ型ベース領域及び前記Ｎチ
    ャンネル電界効果トランジスタのＰチャンネル領域を形
    成し、 前記エピタキシャル層上に多結晶シリコン層を形成し且
    つ前記多結晶シリコン層をエッチングして前記トランジ
    スタのゲート及びコンタクトを形成し、 前記ＰＮＰトランジスタ及び前記ＮＰＮトランジスタの
    各エミッタコンタクトの側壁上に酸化物側壁を形成し、 Ｐ型ドーパントを注入して前記ＮＰＮ及びＰＮＰトラン
    ジスタのエミッタコンタクトに隣接し且つ前記Ｐチャン
    ネル電界効果トランジスタのゲートに隣接して高度にド
    ープしたＰ型領域を形成し、 前記基板の表面に沿って露出されたシリコン上にシリサ
    イドコンタクト層を形成する、 上記各ステップを有することを特徴とする方法。
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