JPH0349256A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0349256A JPH0349256A JP18521889A JP18521889A JPH0349256A JP H0349256 A JPH0349256 A JP H0349256A JP 18521889 A JP18521889 A JP 18521889A JP 18521889 A JP18521889 A JP 18521889A JP H0349256 A JPH0349256 A JP H0349256A
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Links
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
この発明は半導体装置に関し、更に詳しくは同一ヂノブ
上にバイポーラトランジスタとＩ’ｌＪ Ｎｕ ”ＪＭ
Ｏ９！−ランノスタを搭・滅した共存集積回路、いわゆ
るＢ１ＣＭＯＳ装置に関するらのである。
上にバイポーラトランジスタとＩ’ｌＪ Ｎｕ ”ＪＭ
Ｏ９！−ランノスタを搭・滅した共存集積回路、いわゆ
るＢ１ＣＭＯＳ装置に関するらのである。
（ロ）従来の技術
従来のこの種Ｂ１ＣＭＯＳ装置の一例を第２図に示す。
第２図においてＰ型の半導体基板上に同型の単結晶エピ
タキシアル層３を成長させ、Ｎ型不純物により、Ｎ−ウ
ェル４をＰ型半導体劉口上に選択的に形成された埋め込
みコレクタ層２に到達するよう形成する。このＮ−ウェ
ル４内に構築するＮ Ｐ Ｎバイポーラトランジスタは
コレクタ抵抗低減のため、コレクタ部として埋め込みコ
レクタ層２に到達する深いＮ型不純物拡散層１２を必要
としてい７こ。なお、８および９はそれぞれエピタキシ
アル層３の表面に形成されたエミッタ部お上びベース部
である。また、５．６および７はそれぞれＣＭ ＯＳの
ケート電極、Ｐチャンネルトランジスタのソース／ドレ
インおよびＮチオンネルトランンスタのソース／トレイ
ンである。ま１こ、１３は土層配線部、３０はコンタク
ト部１２のコンタクトホールである。
タキシアル層３を成長させ、Ｎ型不純物により、Ｎ−ウ
ェル４をＰ型半導体劉口上に選択的に形成された埋め込
みコレクタ層２に到達するよう形成する。このＮ−ウェ
ル４内に構築するＮ Ｐ Ｎバイポーラトランジスタは
コレクタ抵抗低減のため、コレクタ部として埋め込みコ
レクタ層２に到達する深いＮ型不純物拡散層１２を必要
としてい７こ。なお、８および９はそれぞれエピタキシ
アル層３の表面に形成されたエミッタ部お上びベース部
である。また、５．６および７はそれぞれＣＭ ＯＳの
ケート電極、Ｐチャンネルトランジスタのソース／ドレ
インおよびＮチオンネルトランンスタのソース／トレイ
ンである。ま１こ、１３は土層配線部、３０はコンタク
ト部１２のコンタクトホールである。
（ハ）発明が解決しようとする課題
このように従来の技術を用いたＢｉＣＭＯ９装置は、Ｎ
Ｐ Ｎ トランジスタのコレクタ抵抗低減のため、埋
め込みコレクタ層２に到達する高ａ変拡散領域のコレク
タ部１２を形成しなければならない。
Ｐ Ｎ トランジスタのコレクタ抵抗低減のため、埋
め込みコレクタ層２に到達する高ａ変拡散領域のコレク
タ部１２を形成しなければならない。
しかし、数μｍのエピタキンアル層３を貫通するこの拡
散領域１２は横方向へ広がりを考慮し、その領域を確保
せねばならず、結果としてトランジスタサイズは大きく
なる。また、コレクタ部１２の上部では高濃度の部分が
エピタキンアル層３の表面に露出するため、熱処理時の
外方拡散等により同一基板１上に隣接するＭＯＳ）ラン
ジスタのトランジスタ特性への影響が懸念されるために
、酸化工程等の熱処理は注色を要し、ブａセスは曳准な
乙のになる。
散領域１２は横方向へ広がりを考慮し、その領域を確保
せねばならず、結果としてトランジスタサイズは大きく
なる。また、コレクタ部１２の上部では高濃度の部分が
エピタキンアル層３の表面に露出するため、熱処理時の
外方拡散等により同一基板１上に隣接するＭＯＳ）ラン
ジスタのトランジスタ特性への影響が懸念されるために
、酸化工程等の熱処理は注色を要し、ブａセスは曳准な
乙のになる。
（ニ）課題を解決するｆこめの手段
この発明は、−導゛１１型の半導体屑板上に同型のエビ
タキンアル層を何し、二のエピタキシアル層と上記基板
の境界に選択的に形成された反対導電型の不純物埋込層
を有し、かつ、その不純物埋込層を含む領域にベース部
、エミッタ部、コレクタ部からなるバイポーラトランジ
スタと、それ以外の領域に相捕型ＭｏＳトランジスタを
搭載した半導体装置において、バイポーラトランジスタ
のｔ＼−ス部およびエミッタ部か上５己エピタギノアル
留の表面に形成され、バイポーラトランジスタのコレク
タ部が上記エピタキシアル層表面から上記不純物埋込層
に至るトレンチと、このトレンチの底面およびｆｌｌｌ
Ｉ面に沿って配設され、かつ上層配線とコンタクトされ
る反対導電型の不純物拡散層と、上記トレンチ内に埋設
され、表面を平坦化するｆコめのＣＶＤ膜とから構成さ
れてなる半導体装置である。
タキンアル層を何し、二のエピタキシアル層と上記基板
の境界に選択的に形成された反対導電型の不純物埋込層
を有し、かつ、その不純物埋込層を含む領域にベース部
、エミッタ部、コレクタ部からなるバイポーラトランジ
スタと、それ以外の領域に相捕型ＭｏＳトランジスタを
搭載した半導体装置において、バイポーラトランジスタ
のｔ＼−ス部およびエミッタ部か上５己エピタギノアル
留の表面に形成され、バイポーラトランジスタのコレク
タ部が上記エピタキシアル層表面から上記不純物埋込層
に至るトレンチと、このトレンチの底面およびｆｌｌｌ
Ｉ面に沿って配設され、かつ上層配線とコンタクトされ
る反対導電型の不純物拡散層と、上記トレンチ内に埋設
され、表面を平坦化するｆコめのＣＶＤ膜とから構成さ
れてなる半導体装置である。
すなわち、この発明は、−導電型の半導体基板上に同型
の単結晶エピタキシアル層を成長し、エビタキンアル層
表面より選択的に拡散されｆこ反対導電型の不純物拡散
層を有し、該不純物拡散層内にバイポーラトランジスタ
を形成し、同時に相補型〜１０Ｓトランジスタ（以下Ｃ
ＭＯ９と弥す）を形成してなる半導体装置（以下ＢｉＣ
ＭＯ９装置と作ず）において、バイポーラトランジスタ
のコレクタコンタクト部か、−導電型の半導体基板上に
選択的に形成された反対導電型の埋め込みコレクタ層に
到達するトレンチ溝の底面及び側面に形成した反対導電
型の不純物拡散層に配設されてなる乙のである。
の単結晶エピタキシアル層を成長し、エビタキンアル層
表面より選択的に拡散されｆこ反対導電型の不純物拡散
層を有し、該不純物拡散層内にバイポーラトランジスタ
を形成し、同時に相補型〜１０Ｓトランジスタ（以下Ｃ
ＭＯ９と弥す）を形成してなる半導体装置（以下ＢｉＣ
ＭＯ９装置と作ず）において、バイポーラトランジスタ
のコレクタコンタクト部か、−導電型の半導体基板上に
選択的に形成された反対導電型の埋め込みコレクタ層に
到達するトレンチ溝の底面及び側面に形成した反対導電
型の不純物拡散層に配設されてなる乙のである。
この発明におけるトレンチ内に形成される不純物拡散層
は、不純物埋込層と同型の不純物、例えば、上記埋込層
がＮ型であれば、リン（Ｐ）などの不純物を用いて、こ
れを周知の方法によりトレンチの内壁および底壁に膜厚
０２〜０．５μｍの幅をａして形成される。
は、不純物埋込層と同型の不純物、例えば、上記埋込層
がＮ型であれば、リン（Ｐ）などの不純物を用いて、こ
れを周知の方法によりトレンチの内壁および底壁に膜厚
０２〜０．５μｍの幅をａして形成される。
この発明における開ロ部平坦化オ科としては、トレンチ
開口部のカバレッジか良好なしのが好ましく、例えば、
多結晶ソリコンか好ましい。さらに、１゛ＩＷ等の材料
を用いれば、直接コンタクト用ｌ／ｌｒ−＋としての＠
能を行する。
開口部のカバレッジか良好なしのが好ましく、例えば、
多結晶ソリコンか好ましい。さらに、１゛ＩＷ等の材料
を用いれば、直接コンタクト用ｌ／ｌｒ−＋としての＠
能を行する。
（ポ）作用
Ｂ１ＣＭＯＳ装置のバイポーラトランジスタのコレクタ
部を、エピタキソアル層の表面から、該エピタキシアル
層と半導体居坂の境界の不純物埋込層に至るトレンチと
、その中に内壁に沿って配設され、メタル配線とコンタ
クトされる不純物拡散層とから構成したので、コレクタ
抵抗の低減を推持しながら、コレクタコンタクト部の横
力同一・の＃：散を抑制できる。
部を、エピタキソアル層の表面から、該エピタキシアル
層と半導体居坂の境界の不純物埋込層に至るトレンチと
、その中に内壁に沿って配設され、メタル配線とコンタ
クトされる不純物拡散層とから構成したので、コレクタ
抵抗の低減を推持しながら、コレクタコンタクト部の横
力同一・の＃：散を抑制できる。
また、上記トレンチおよび不純物拡散層は、ＭＯＳ部の
ゲートおよびソース／ドレイン形成後に加工し、ゲート
酸化工程等Ｍ ＯＳ部形成時に、エピタキソアル層表面
に高濃度不純物拡散領域か露出する従来に比して、ＣＭ
ＯＳ）ラノノスタ特性への影響を防止できる。また、上
記不純物拡散層は、層間絶縁膜（例えばＰ Ｓ Ｇ ：
Ｐｈｏｓｐｈｏ−ＳｉｌｉｃａｔｅＧｌａｓｓ）のア
ニール工程により活性化されるため、余分な熱処理を付
加する必要らなく、ＣＭＯＳ部への影響ら防止できる。
ゲートおよびソース／ドレイン形成後に加工し、ゲート
酸化工程等Ｍ ＯＳ部形成時に、エピタキソアル層表面
に高濃度不純物拡散領域か露出する従来に比して、ＣＭ
ＯＳ）ラノノスタ特性への影響を防止できる。また、上
記不純物拡散層は、層間絶縁膜（例えばＰ Ｓ Ｇ ：
Ｐｈｏｓｐｈｏ−ＳｉｌｉｃａｔｅＧｌａｓｓ）のア
ニール工程により活性化されるため、余分な熱処理を付
加する必要らなく、ＣＭＯＳ部への影響ら防止できる。
（へ）実施例
以下図に示す実施例に基づいてこの発明を詳述する。な
お、これによってこの発明は限定を受けるしのではない
。
お、これによってこの発明は限定を受けるしのではない
。
第１図（ｉ）において、同一半導体基板上にＮＰＮ ト
ランジスタとＣＭＯＳトランジスタを配設したＢ１ＣＭ
ＯＳ装置は、Ｐ型のシリコン基板Ｉ上に同型のエピタキ
シアル層３を有し、このエピタキシアル層と基板ｌの境
界に選択的に形成されたＮ型の不純物埋込層２ａおよび
Ｎ型不純物拡散層２ｂを有し、かつ、その不純物埋込層
２ａを含む領域にベース部９、エミッタ部８、コレクタ
部１０からなるバイポーラトランジスタＢと、それ以外
の領域に相補型Ｍ ＯＳ トランジスタＭを搭載してい
る。
ランジスタとＣＭＯＳトランジスタを配設したＢ１ＣＭ
ＯＳ装置は、Ｐ型のシリコン基板Ｉ上に同型のエピタキ
シアル層３を有し、このエピタキシアル層と基板ｌの境
界に選択的に形成されたＮ型の不純物埋込層２ａおよび
Ｎ型不純物拡散層２ｂを有し、かつ、その不純物埋込層
２ａを含む領域にベース部９、エミッタ部８、コレクタ
部１０からなるバイポーラトランジスタＢと、それ以外
の領域に相補型Ｍ ＯＳ トランジスタＭを搭載してい
る。
更に、バイポーラトランジスタは、エピタキシアル層３
表面に、Ｎ−ウェル４を介してベース部９およびエミッ
タ部８を有するととらに、コレクタ部１０か、エピタキ
シアル層３の表面からＮ型不純物拡散層である不純物埋
込層２ａに至るトレンチ２１と、このトレンチの底面お
よび側面に沿って配設されたＮ型の不純物拡散層２２と
、トレンチ２１内に埋設され、開口部表面を平坦化する
ボリンリコン層１１とからなる。
表面に、Ｎ−ウェル４を介してベース部９およびエミッ
タ部８を有するととらに、コレクタ部１０か、エピタキ
シアル層３の表面からＮ型不純物拡散層である不純物埋
込層２ａに至るトレンチ２１と、このトレンチの底面お
よび側面に沿って配設されたＮ型の不純物拡散層２２と
、トレンチ２１内に埋設され、開口部表面を平坦化する
ボリンリコン層１１とからなる。
一方、ＣＭＯＳ）ランノスタは、エピタキシアル層３上
に酸化＠３２Ｌを介して配設されたゲート電極５と、エ
ピタキシアル層３に形１戊されｌ二Ｐヂャンネルトラン
ジスタのソース／ドレイノロおよびＮチャンネルトラン
ジスタのソース／ドレイン７とから主としてなる。
に酸化＠３２Ｌを介して配設されたゲート電極５と、エ
ピタキシアル層３に形１戊されｌ二Ｐヂャンネルトラン
ジスタのソース／ドレイノロおよびＮチャンネルトラン
ジスタのソース／ドレイン７とから主としてなる。
そして、これらトランジスタ上には、ＰＳＧの層間絶縁
膜１５が配設されるととらに、ＰＳＧ膜１５には各不純
物領域６，７．８，９．１０上にコンタクトホール６ａ
、７ａ、８ａ、９ａ、ｌＯａが開口されており、これら
コンタクトホールを介して、Ａｌ−５ｉのメタル電極１
３が配設されている。
膜１５が配設されるととらに、ＰＳＧ膜１５には各不純
物領域６，７．８，９．１０上にコンタクトホール６ａ
、７ａ、８ａ、９ａ、ｌＯａが開口されており、これら
コンタクトホールを介して、Ａｌ−５ｉのメタル電極１
３が配設されている。
２３は５ｉｆｔの素子分離膜である。
以下製造方法について説明する。
まず、第１図（ａ）に示すように、Ｐ型ノリコン基板１
上に、砒素あるいは硼素などをドープした埋込みコレク
タ層２ａおよびＮ型不純物拡散領域２ｂを選択的に形成
した後、膜厚１〜４μｌ程度のＰを結晶エピタキシアル
層３を成長させ、続いてエピタキシアル層表面よりＮ型
不純物（例えばリン等）により、選択的にコレクタ層２
ａおよびＮ型不純物拡散層２ｂにそれぞれ到達するＮ−
ウェル４，４を形成する。
上に、砒素あるいは硼素などをドープした埋込みコレク
タ層２ａおよびＮ型不純物拡散領域２ｂを選択的に形成
した後、膜厚１〜４μｌ程度のＰを結晶エピタキシアル
層３を成長させ、続いてエピタキシアル層表面よりＮ型
不純物（例えばリン等）により、選択的にコレクタ層２
ａおよびＮ型不純物拡散層２ｂにそれぞれ到達するＮ−
ウェル４，４を形成する。
次に、数１００人の酸化Ｊｉｉ３ａを形成した後、シリ
コン窒化膜をＣＶＤ法で堆積し、フォト・エッチ工程に
より将来素子分離領域となるべき箇所のシリコン窒化膜
！４を除去する［第１図（ｂ）参照］。
コン窒化膜をＣＶＤ法で堆積し、フォト・エッチ工程に
より将来素子分離領域となるべき箇所のシリコン窒化膜
！４を除去する［第１図（ｂ）参照］。
続いて、上述のシリコン窒化膜１４を対酸化マスクとし
て素子分離のためＬＯＧＯ９酸化（ｌｏｃａｌＯｘｉｄ
ａｔｉｏｎ ｏｒ ５ｉｌｉｃｏｎ）を行って素子分離
膜２３を形成する［第１図（ｃ）参照］。
て素子分離のためＬＯＧＯ９酸化（ｌｏｃａｌＯｘｉｄ
ａｔｉｏｎ ｏｒ ５ｉｌｉｃｏｎ）を行って素子分離
膜２３を形成する［第１図（ｃ）参照］。
そして、ＣＭ ＯＳ部のしきい値制御のためにホウ素イ
オン２４を注入するとともに、ＮＦＳトランノスタのベ
ースイオンとして、例えばホウ素イオノ２５を注入した
後、例えば多結晶ノリコン等によりＣＭＯＳ部のケート
電極５を形成する５ ［第１図（ｄ）参照コ。
オン２４を注入するとともに、ＮＦＳトランノスタのベ
ースイオンとして、例えばホウ素イオノ２５を注入した
後、例えば多結晶ノリコン等によりＣＭＯＳ部のケート
電極５を形成する５ ［第１図（ｄ）参照コ。
続いて周知のフォト・イオン注入・熱処理工程によりＣ
ＭＯＳ部にＰチャンネルトランノスタのソース／ドレイ
ン６およびＮチャンネルトランジスタのソース／ドレイ
ン７と、Ｎ Ｐ Ｎ トランジスタのエミッタ８および
ベース９を形成する。［第１図（ｅ）参照］。
ＭＯＳ部にＰチャンネルトランノスタのソース／ドレイ
ン６およびＮチャンネルトランジスタのソース／ドレイ
ン７と、Ｎ Ｐ Ｎ トランジスタのエミッタ８および
ベース９を形成する。［第１図（ｅ）参照］。
その後、例えばＰ Ｓ Ｇ （Ｐｈｏｓｐｈｏ ５ｉｌ
ｉｃａｔｅＧｌａｓｓ）の層間絶縁膜Ｉ５をＣＶＤ法で
堆積した後、ＮＰＮ トランジスタのコレクタ部１０に
埋込みコレクタ層２ａに到達するトレンチ溝２！を周知
のフォト・エッチ法により加工し、その側面部及び底面
部にＮ・型不純物（例えば燐等）を熱拡散法により拡散
して、Ｎ型不純物拡散層２２を形成する［第１図（ｒ）
参照］。
ｉｃａｔｅＧｌａｓｓ）の層間絶縁膜Ｉ５をＣＶＤ法で
堆積した後、ＮＰＮ トランジスタのコレクタ部１０に
埋込みコレクタ層２ａに到達するトレンチ溝２！を周知
のフォト・エッチ法により加工し、その側面部及び底面
部にＮ・型不純物（例えば燐等）を熱拡散法により拡散
して、Ｎ型不純物拡散層２２を形成する［第１図（ｒ）
参照］。
その後、９００〜１０００℃の温度で熱処理し、ＰＳＧ
の層間絶縁膜１５のアニールおよびＮ型不純物拡散層２
２の活性化をおこなう。
の層間絶縁膜１５のアニールおよびＮ型不純物拡散層２
２の活性化をおこなう。
次に、多結晶ノリコンをＣＶＤ法により堆積してポリノ
リコン層＋１を形成する［第１［７］（ｇ）参照コ。
リコン層＋１を形成する［第１［７］（ｇ）参照コ。
しかる後、多結晶シリコン層１１を全面エツチングする
ことにより、トレンチ溝２１に堆積した多結晶ソリコン
層１１は残存するため段差が埋まり、その後コンタクト
ホールのフォト・エノチェ［呈を行ってコノタクトホー
ル６ａ、７ａ、８ａ９ａ、！Ｏａを形成する［第１図（
ｈ）参照］。
ことにより、トレンチ溝２１に堆積した多結晶ソリコン
層１１は残存するため段差が埋まり、その後コンタクト
ホールのフォト・エノチェ［呈を行ってコノタクトホー
ル６ａ、７ａ、８ａ９ａ、！Ｏａを形成する［第１図（
ｈ）参照］。
最後に、メタル電極（例えば、Ａｌ−５ｔ等）１３をス
パッタ法により堆積し、周知のフォト・ニブチエ哩によ
りパターニングを行う［第１図（ｉ）参照］。以上のよ
うにして素子が形成される。
パッタ法により堆積し、周知のフォト・ニブチエ哩によ
りパターニングを行う［第１図（ｉ）参照］。以上のよ
うにして素子が形成される。
このように本実施例では、Ｎ Ｐ Ｎ トランジスタの
コレクタコンタクト部１０を形成する際に、エピタキシ
アル層３の表面から高濃度拡散を行わず、埋め込みフレ
フタ層２ａに到達するトレンチ溝２１を加工した後、そ
の底面部及び側面部にＮ型の不純物拡散層２２を形成し
、段差部をポリノリコン層１１により埋め、活性化のた
め熱処理を行っｔ−後エピタキシアル層３の表面でコン
タクトを取る構成にしたので、従来のようにコレクタコ
ンタクｌ一部ｌＯに高濃度ｌＩ２：故をする必要が無く
、従来の方法に比べて横方向拡散が抑えられ、トランジ
スタサイズの縮小が可能になると同時に、ＣＭ Ｏ５部
のゲート膜酸化工程等の熱処理時、高濃度不純物拡散領
域かエピタキシアル層３の表面に横方向に大面積を有し
て露出しないので、ＭＯＳトラノジスタ特性への影響の
排除を可能にする。
コレクタコンタクト部１０を形成する際に、エピタキシ
アル層３の表面から高濃度拡散を行わず、埋め込みフレ
フタ層２ａに到達するトレンチ溝２１を加工した後、そ
の底面部及び側面部にＮ型の不純物拡散層２２を形成し
、段差部をポリノリコン層１１により埋め、活性化のた
め熱処理を行っｔ−後エピタキシアル層３の表面でコン
タクトを取る構成にしたので、従来のようにコレクタコ
ンタクｌ一部ｌＯに高濃度ｌＩ２：故をする必要が無く
、従来の方法に比べて横方向拡散が抑えられ、トランジ
スタサイズの縮小が可能になると同時に、ＣＭ Ｏ５部
のゲート膜酸化工程等の熱処理時、高濃度不純物拡散領
域かエピタキシアル層３の表面に横方向に大面積を有し
て露出しないので、ＭＯＳトラノジスタ特性への影響の
排除を可能にする。
（ト）発明の効果
以上のようにこの発明によれば、ＢｉＣ〜１０Ｓ装置の
バイポーラトランジスタのコレタフ部を、エピタキシア
ル層の表面から該エピタキシアル層と半導体基板の境界
の不純物埋込層に至るトレンチと、その中に内壁に沿っ
て配設され、メタル配線とコンタクトされる不純物拡散
層とから構成したので、コレクタ抵抗の低減を推持しな
がら、コレクタコンタクト部の溝方向への拡散を抑制で
き、その結果省スペース化を実現できる効果がある。
バイポーラトランジスタのコレタフ部を、エピタキシア
ル層の表面から該エピタキシアル層と半導体基板の境界
の不純物埋込層に至るトレンチと、その中に内壁に沿っ
て配設され、メタル配線とコンタクトされる不純物拡散
層とから構成したので、コレクタ抵抗の低減を推持しな
がら、コレクタコンタクト部の溝方向への拡散を抑制で
き、その結果省スペース化を実現できる効果がある。
また、上記トレンチおよび不純物拡散層は、ＭＯＳ部の
ゲートおよびノース／ドレイン形成後に加工し、ゲート
酸化工程等：ｌｌ ＯＳ部形成時に、エピタキシアル層
表面に高濃度不純物拡散領域が露出する従来に比して、
Ｃ〜ｒｏｓトランジスタ特性への影５を防止できる。ま
た、上記不純物拡散層は、層間絶縁＠（例えば、Ｐ Ｓ
Ｇ ： Ｐｈｏｓｐｈ。
ゲートおよびノース／ドレイン形成後に加工し、ゲート
酸化工程等：ｌｌ ＯＳ部形成時に、エピタキシアル層
表面に高濃度不純物拡散領域が露出する従来に比して、
Ｃ〜ｒｏｓトランジスタ特性への影５を防止できる。ま
た、上記不純物拡散層は、層間絶縁＠（例えば、Ｐ Ｓ
Ｇ ： Ｐｈｏｓｐｈ。
Ｓｉ ｌ １ｃａｔｅ−Ｇｌａｓｓ ）のアニール工程
により活性化されろため、余分な熱処理を付加する必要
もなく、ＣＭ ＯＳ部への影響ら防止でき、信頼性の高
い半導体装置を提供できる利点を存する。
により活性化されろため、余分な熱処理を付加する必要
もなく、ＣＭ ＯＳ部への影響ら防止でき、信頼性の高
い半導体装置を提供できる利点を存する。
第１図はこの発明の一実施ＰＩを説明するための製造工
程説明図、第２図は従来例を示す構成説明図である。 １０・・・−・コレタフ部、１１ ・・・・ポリノリコ
ン層、１３・・上層配線、 ２１・・・トレンチ、２
２・・・・不純物拡散層。 ｌ・・・・・Ｐ型のノリコン基板、 ２ａ ・・不純物拡散層、
程説明図、第２図は従来例を示す構成説明図である。 １０・・・−・コレタフ部、１１ ・・・・ポリノリコ
ン層、１３・・上層配線、 ２１・・・トレンチ、２
２・・・・不純物拡散層。 ｌ・・・・・Ｐ型のノリコン基板、 ２ａ ・・不純物拡散層、
Claims (1)
- 【特許請求の範囲】 １、一導電型の半導体基板上に同型のエピタキシアル層
を有し、このエピタキシアル層と上記基板の境界に選択
的に形成された反対導電型の不純物埋込層を有し、かつ
、その不純物埋込層を含む領域にベース部、エミッタ部
、コレクタ部からなるバイポーラトランジスタと、それ
以外の領域に相補型ＭＯＳトランジスタを搭載した半導
体装置において、 バイポーラトランジスタのベース部およびエミッタ部が
上記エピタキシアル層の表面に形成され、バイポーラト
ランジスタのコレクタ部が上記エピタキシアル層表面か
ら上記不純物埋込層に至るトレンチと、このトレンチの
底面および側面に沿って配設され、かつ上層配線とコン
タクトされる反対導電型の不純物拡散層と、上記トレン
チ内に埋設され、表面を平坦化するためのＣＶＤ膜とか
ら構成されてなる半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18521889A JPH0349256A (ja) | 1989-07-17 | 1989-07-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18521889A JPH0349256A (ja) | 1989-07-17 | 1989-07-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0349256A true JPH0349256A (ja) | 1991-03-04 |
Family
ID=16166946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18521889A Pending JPH0349256A (ja) | 1989-07-17 | 1989-07-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0349256A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06224375A (ja) * | 1992-12-18 | 1994-08-12 | Kaho Denshi Kofun Yugenkoshi | ＢｉＣＭＯＳ用バイポーラトランジスタ製造法 |
| US5516709A (en) * | 1993-11-22 | 1996-05-14 | Nec Corporation | Method of manufacturing bipolar transistor with reduced numbers of steps without increasing collector resistance |
-
1989
- 1989-07-17 JP JP18521889A patent/JPH0349256A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06224375A (ja) * | 1992-12-18 | 1994-08-12 | Kaho Denshi Kofun Yugenkoshi | ＢｉＣＭＯＳ用バイポーラトランジスタ製造法 |
| US5516709A (en) * | 1993-11-22 | 1996-05-14 | Nec Corporation | Method of manufacturing bipolar transistor with reduced numbers of steps without increasing collector resistance |
| US5637911A (en) * | 1993-11-22 | 1997-06-10 | Nec Corporation | Bipolar transistor having a collector groove extending below a major surface of a substrate |
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