JP2642913B2 - 電子的スイッチのスイッチング用のレベルシフタを有する制御回路 - Google Patents
電子的スイッチのスイッチング用のレベルシフタを有する制御回路Info
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- JP2642913B2 JP2642913B2 JP7214796A JP21479695A JP2642913B2 JP 2642913 B2 JP2642913 B2 JP 2642913B2 JP 7214796 A JP7214796 A JP 7214796A JP 21479695 A JP21479695 A JP 21479695A JP 2642913 B2 JP2642913 B2 JP 2642913B2
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- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
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- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
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- Control Of Direct Current Motors (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は電子的電力スイッチ
用のスイッチング制御回路に関し、より特定的には制御
信号レベルシフタを包含するこの形式の回路に関する。
用のスイッチング制御回路に関し、より特定的には制御
信号レベルシフタを包含するこの形式の回路に関する。
【０００２】
【従来の技術】電子的電力スイッチの１つの知られてい
る応用は電動機作動用のブリッジ回路を形成する場合で
ある。これらの回路は、高電圧・電源の端子間に直列に
接続された電子的スイッチの対を包含する。負荷は、こ
の場合には電動機の巻線であるが、該対のスイッチの接
続点の間に接続される。各対のスイッチは、どの瞬間に
おいても２個のうち最も多くて１個が閉路されるように
制御される。すなわち、対における２つのスイッチの同
時の閉路が生ずることができない。
る応用は電動機作動用のブリッジ回路を形成する場合で
ある。これらの回路は、高電圧・電源の端子間に直列に
接続された電子的スイッチの対を包含する。負荷は、こ
の場合には電動機の巻線であるが、該対のスイッチの接
続点の間に接続される。各対のスイッチは、どの瞬間に
おいても２個のうち最も多くて１個が閉路されるように
制御される。すなわち、対における２つのスイッチの同
時の閉路が生ずることができない。
【０００３】
【発明が解決しようとする課題】電子的スイッチは、正
常には回路配置の接地端子でもある基準電圧に対する２
つのレベルにおける制御信号を発生する低電圧・論理回
路により制御される。電源の正端子に接続されるブリッ
ジのスイッチを制御するために、論理回路信号のレベル
は適切なレベルシフタ回路によりシフトされる。
常には回路配置の接地端子でもある基準電圧に対する２
つのレベルにおける制御信号を発生する低電圧・論理回
路により制御される。電源の正端子に接続されるブリッ
ジのスイッチを制御するために、論理回路信号のレベル
は適切なレベルシフタ回路によりシフトされる。
【０００４】レベルシフタを有する制御回路の代表的な
構造は添付の図面の図１に概略的にあらわされる。４個
の電力トランジスタ、例えばｎチャンネルのＤＭＯＳ形
の電界効果トランジスタ（ＦＥＴ）であってＴ１，Ｔ
２，Ｔ３，Ｔ４であらわされるものが、比較的高電圧の
直流電源例えば３００ボルトの、アース記号およびＶH
であらわされる、端子間に対になって直列に接続され
る。負荷Ｌは例えばそれ以上は図面には示されていない
電動機の巻線であるが、２つの対のスイッチの接続ノー
ドの間に接続される。ＬＧであらわされる制御論理回路
は、２つの電圧レベル、例えば接地または零レベルと比
較的に低い電源電圧レベルＶll、代表的には５ボルト、
において制御信号を発生する。
構造は添付の図面の図１に概略的にあらわされる。４個
の電力トランジスタ、例えばｎチャンネルのＤＭＯＳ形
の電界効果トランジスタ（ＦＥＴ）であってＴ１，Ｔ
２，Ｔ３，Ｔ４であらわされるものが、比較的高電圧の
直流電源例えば３００ボルトの、アース記号およびＶH
であらわされる、端子間に対になって直列に接続され
る。負荷Ｌは例えばそれ以上は図面には示されていない
電動機の巻線であるが、２つの対のスイッチの接続ノー
ドの間に接続される。ＬＧであらわされる制御論理回路
は、２つの電圧レベル、例えば接地または零レベルと比
較的に低い電源電圧レベルＶll、代表的には５ボルト、
において制御信号を発生する。
【０００５】これらの信号は、論理回路ＬＧの出力端子
間で利用可能であるが、制御端子に印加され、すなわ
ち、それぞれのドライブ回路により「下方の」トランジ
スタＴ 2 ，Ｔ4 、およびそれぞれのレベルシフトおよび
ドライブ回路により「上方の」トランジスタＴ1 ，
Ｔ3 、の両方のゲート電極に印加され、論理回路ＬＧに
より決定されるシーケンスに従いトランジスタをオンま
たはオフ（導通または遮断）にスイッチングする。図解
を簡単にするために、トランジスタＴ１およびＴ２用の
ドライブ回路ＤＲ１およびＤＲ２、およびトランジスタ
Ｔ１に関係するレベルシフタＬＳ１のみが示されている
が、トランジスタＴ3 およびＴ4 の制御用に同様の回路
が設けられることを理解することができる。
間で利用可能であるが、制御端子に印加され、すなわ
ち、それぞれのドライブ回路により「下方の」トランジ
スタＴ 2 ，Ｔ4 、およびそれぞれのレベルシフトおよび
ドライブ回路により「上方の」トランジスタＴ1 ，
Ｔ3 、の両方のゲート電極に印加され、論理回路ＬＧに
より決定されるシーケンスに従いトランジスタをオンま
たはオフ（導通または遮断）にスイッチングする。図解
を簡単にするために、トランジスタＴ１およびＴ２用の
ドライブ回路ＤＲ１およびＤＲ２、およびトランジスタ
Ｔ１に関係するレベルシフタＬＳ１のみが示されている
が、トランジスタＴ3 およびＴ4 の制御用に同様の回路
が設けられることを理解することができる。
【０００６】トランジスタＴ２のドライブ回路（ＤＲ
２）には、比較的低い電圧ＶL 、例えば１２ボルト、が
供給されるが、この電圧はソース端子（接地に接続され
る）に対するＴ２のゲート電極の電圧を導通しきい値よ
り大なる電圧に上昇させるに充分である。トランジスタ
Ｔ１のドライブ回路（ＤＲ１）には、電圧ＶC が供給さ
れるが、この電圧、ＶC の値は、接続ノードＳ１（２つ
のトランジスタＴ１およびＴ２の間）と図示されない充
電回路の間に接続される「バッフア」キャパシタにより
提供される電圧ＶL に実質的に等しく、この充電回路の
機能はキャパシタＣが電圧ＶC に充電されているよう維
持することである。
２）には、比較的低い電圧ＶL 、例えば１２ボルト、が
供給されるが、この電圧はソース端子（接地に接続され
る）に対するＴ２のゲート電極の電圧を導通しきい値よ
り大なる電圧に上昇させるに充分である。トランジスタ
Ｔ１のドライブ回路（ＤＲ１）には、電圧ＶC が供給さ
れるが、この電圧、ＶC の値は、接続ノードＳ１（２つ
のトランジスタＴ１およびＴ２の間）と図示されない充
電回路の間に接続される「バッフア」キャパシタにより
提供される電圧ＶL に実質的に等しく、この充電回路の
機能はキャパシタＣが電圧ＶC に充電されているよう維
持することである。
【０００７】レベルシフタＬＳ１は実質的に同一の２つ
の回路分枝を包含し、その各個はｎチャンネルのＭＯＳ
トランジスタＭ１，Ｍ２であって、そのソース端子は接
地端子にそのドレイン端子は抵抗Ｒ１，Ｒ２とゼナーダ
イオードＤ１，Ｄ２の並列接続を経由して電源端子ＶC
に接続される。トランジスタＭ１およびＭ２のゲート端
子は論理回路ＬＧの出力に、一方は直接に他方はインバ
ータＩＮＶ１を介して、該２つのトランジスタに到達す
る制御信号が常に相互に相補的であるように、接続され
る。
の回路分枝を包含し、その各個はｎチャンネルのＭＯＳ
トランジスタＭ１，Ｍ２であって、そのソース端子は接
地端子にそのドレイン端子は抵抗Ｒ１，Ｒ２とゼナーダ
イオードＤ１，Ｄ２の並列接続を経由して電源端子ＶC
に接続される。トランジスタＭ１およびＭ２のゲート端
子は論理回路ＬＧの出力に、一方は直接に他方はインバ
ータＩＮＶ１を介して、該２つのトランジスタに到達す
る制御信号が常に相互に相補的であるように、接続され
る。
【０００８】レベルシフタＬＳ１はまたＲＳであらわさ
れる２安定（フリップフロップ）回路を包含し、該２安
定回路には電圧ＶC が供給され、該２安定回路は、「セ
ット」および「リセット」端子Ｓ，Ｒであってそれぞれ
インバータＩＮＶ２およびＩＮＶ３を介してそれぞれト
ランジスタＭ１およびＭ２のドレイン電極に接続される
もの、およびトランジスタＴ１のドライブ回路ＤＲ１の
入力に接続される出力端子Ｑを有する。
れる２安定（フリップフロップ）回路を包含し、該２安
定回路には電圧ＶC が供給され、該２安定回路は、「セ
ット」および「リセット」端子Ｓ，Ｒであってそれぞれ
インバータＩＮＶ２およびＩＮＶ３を介してそれぞれト
ランジスタＭ１およびＭ２のドレイン電極に接続される
もの、およびトランジスタＴ１のドライブ回路ＤＲ１の
入力に接続される出力端子Ｑを有する。
【０００９】動作において、２つのトランジスタＭ１お
よびＭ２は論理回路ＬＧにより発生させられる信号によ
り、交互に導通状態にされる。２つの抵抗Ｒ１およびＲ
２において順次に生成される電流パルスはフリップフロ
ップＲＳの入力ＳおよびＲにおける「セット」および
「リセット」信号を発生させ、それにより、フリップフ
ロップからの出力信号Ｑ、これはノードＳ１の電圧レベ
ルと称されブリッジのトランジスタの導通状態に依存し
て実質的に０とＶH の間に変化するものであるが、ドラ
イブ回路ＤＲ１がトランジスタＴ１のゲート電極とソー
ス電極の間に電圧信号を印加させるようにし、該電圧信
号はトランジスタＴ１をスイッチオンまたはスイッチオ
フさせる。
よびＭ２は論理回路ＬＧにより発生させられる信号によ
り、交互に導通状態にされる。２つの抵抗Ｒ１およびＲ
２において順次に生成される電流パルスはフリップフロ
ップＲＳの入力ＳおよびＲにおける「セット」および
「リセット」信号を発生させ、それにより、フリップフ
ロップからの出力信号Ｑ、これはノードＳ１の電圧レベ
ルと称されブリッジのトランジスタの導通状態に依存し
て実質的に０とＶH の間に変化するものであるが、ドラ
イブ回路ＤＲ１がトランジスタＴ１のゲート電極とソー
ス電極の間に電圧信号を印加させるようにし、該電圧信
号はトランジスタＴ１をスイッチオンまたはスイッチオ
フさせる。
【００１０】前述の回路は、ノードＳ１の０とＶH の間
のスイッチングの期間に、フリップフロップの両方の入
力がロウレベルにあることを確実化するよう、下記に説
明される態様で改良されることができる。しかし、図１
の回路およびそのように改良された回路の両方とも、モ
ノリシックな集積回路の一部を形成するとき、擬似的な
スイッチングの支配を受ける可能性があり、それは、ト
ランジスタブリッジの動作において絶対的な安全性を達
成することが必須である場合はそれを利用することがで
きなくなる程のものである。
のスイッチングの期間に、フリップフロップの両方の入
力がロウレベルにあることを確実化するよう、下記に説
明される態様で改良されることができる。しかし、図１
の回路およびそのように改良された回路の両方とも、モ
ノリシックな集積回路の一部を形成するとき、擬似的な
スイッチングの支配を受ける可能性があり、それは、ト
ランジスタブリッジの動作において絶対的な安全性を達
成することが必須である場合はそれを利用することがで
きなくなる程のものである。
【００１１】擬似スイッチングはトランジスタＭ１およ
びＭ２に関連する構造についてのキャパシタンスによる
ものである。図１において一般的にＣ１およびＣ２であ
らわされるこれらのキャパシタンスは、ドレイン・ソー
ス間およびドレイン・基板間のキャパシタンスの和であ
る。特定の回路に関連して以下においてより詳細に説明
されるようにし、或る条件下においては、これらのキャ
パシタンスの放電の期間において、これは一部はゼナー
ダイオードを通し一部は抵抗Ｒ１，Ｒ２を通して行われ
るものであるが、寄生的成分の導電は、スイッチング制
御回路の種々の要素が形成されている、集積回路の構造
によりトリガされ、このことはフリップフロップにおけ
るスイッチング信号を導びくことができ、このことは制
御信号により生起させられるものではなく、したがって
このことは極めて深刻な誤動作を生起させる可能性があ
る。
びＭ２に関連する構造についてのキャパシタンスによる
ものである。図１において一般的にＣ１およびＣ２であ
らわされるこれらのキャパシタンスは、ドレイン・ソー
ス間およびドレイン・基板間のキャパシタンスの和であ
る。特定の回路に関連して以下においてより詳細に説明
されるようにし、或る条件下においては、これらのキャ
パシタンスの放電の期間において、これは一部はゼナー
ダイオードを通し一部は抵抗Ｒ１，Ｒ２を通して行われ
るものであるが、寄生的成分の導電は、スイッチング制
御回路の種々の要素が形成されている、集積回路の構造
によりトリガされ、このことはフリップフロップにおけ
るスイッチング信号を導びくことができ、このことは制
御信号により生起させられるものではなく、したがって
このことは極めて深刻な誤動作を生起させる可能性があ
る。
【００１２】本発明の目的は電子的電力スイッチ用のレ
ベルシフタを有するスイッチング制御回路であっていか
なる場合においても擬似的なスイッチングが不可能であ
るものを提供することにある。
ベルシフタを有するスイッチング制御回路であっていか
なる場合においても擬似的なスイッチングが不可能であ
るものを提供することにある。
【００１３】
【課題を解決するための手段】この目的は、本発明によ
り、特許請求の範囲の請求項１に一般的に規定され特徴
づけられる回路により達成される。本発明は、添付図面
に関連する例示的な、したがって非限定的な具体例の詳
細な記述から、よりよく理解されるであろう。
り、特許請求の範囲の請求項１に一般的に規定され特徴
づけられる回路により達成される。本発明は、添付図面
に関連する例示的な、したがって非限定的な具体例の詳
細な記述から、よりよく理解されるであろう。
【００１４】
【発明の実施の形態】図２の回路においては図１の場合
と同じまたはそれに対応する部分は同じ参照記号で表示
されており、図２の回路は図１の回路と、フリップフロ
ップＲＳの入力端子ＳおよびＲはトランジスタＭ１およ
びＭ２のドレイン電極とインバータを介してではなく２
つのＰチャンネルＭＯＳＦＥＴ Ｍ９およびＭ１０を有
する結合ステージを介して接続される点で実質的に相違
する。これらのトランジスタ（Ｍ９，Ｍ１０）はそれぞ
れの直列抵抗Ｒ３およびＲ４をともなってトランジスタ
Ｍ２およびＭ１のドレインとノードＳ１の間に接続さ
れ、これらのトランジスタ（Ｍ９，Ｍ１０）のゲート電
極は対の相手のトランジスタのソース電極に接続され
る。
と同じまたはそれに対応する部分は同じ参照記号で表示
されており、図２の回路は図１の回路と、フリップフロ
ップＲＳの入力端子ＳおよびＲはトランジスタＭ１およ
びＭ２のドレイン電極とインバータを介してではなく２
つのＰチャンネルＭＯＳＦＥＴ Ｍ９およびＭ１０を有
する結合ステージを介して接続される点で実質的に相違
する。これらのトランジスタ（Ｍ９，Ｍ１０）はそれぞ
れの直列抵抗Ｒ３およびＲ４をともなってトランジスタ
Ｍ２およびＭ１のドレインとノードＳ１の間に接続さ
れ、これらのトランジスタ（Ｍ９，Ｍ１０）のゲート電
極は対の相手のトランジスタのソース電極に接続され
る。
【００１５】トランジスタＭ１およびＭ２それぞれの導
通期間において抵抗Ｒ１およびＲ２に交互に注入される
電流は、抵抗Ｒ３またはＲ４の端子間に電圧降下が生
じ、該電圧降下がフリップフロップＲＳに「リセット」
または「セット」の信号を生じさせるように、トランジ
スタＭ９またはＭ１０それぞれの導通を生じさせる。こ
の回路は、図１の回路に比べて、ノードＳ１のスイッチ
ング期間においてフリップフロップの両方の入力につい
て低レベルの信号Ｓ＝０、Ｒ＝０の条件を維持する点で
有利なものである。このことは、ノードＳ１が高い電圧
レベルへスイッチングされるとき、すなわち０からＶH
へ変化させられる場合に、特に重要なことである。
通期間において抵抗Ｒ１およびＲ２に交互に注入される
電流は、抵抗Ｒ３またはＲ４の端子間に電圧降下が生
じ、該電圧降下がフリップフロップＲＳに「リセット」
または「セット」の信号を生じさせるように、トランジ
スタＭ９またはＭ１０それぞれの導通を生じさせる。こ
の回路は、図１の回路に比べて、ノードＳ１のスイッチ
ング期間においてフリップフロップの両方の入力につい
て低レベルの信号Ｓ＝０、Ｒ＝０の条件を維持する点で
有利なものである。このことは、ノードＳ１が高い電圧
レベルへスイッチングされるとき、すなわち０からＶH
へ変化させられる場合に、特に重要なことである。
【００１６】しかし、キャパシタＣ１およびＣ２の放電
は擬似的な信号を生じさせる可能性がある。特に、図２
の回路が通常の製造技術を用いる集積回路として作られ
ると、ｐｎｐ形の寄生的なバイポーラのトランジスタが
形成され、この寄生的なトランジスタはＰチャンネルの
ＭＯＳＦＥＴトランジスタＭ１０およびＭ９と協働する
寄生的電流発生器を構成し、このことの効果は図３の等
価回路図を検討することにより評価されることができ
る。了解されるように、これはＴｐ１およびＴｐ２であ
らわされる２つの二重コレクタ形トランジスタを示し、
その各個においてエミッタ領域はＰチャンネルのＭＯＳ
ＦＥＴトランジスタＭ１０およびＭ９のソース領域と共
通であり、ベース領域は電源端子ＶC に接続され、コレ
クタ領域はフリップフロップの入力端子ＳおよびＲに接
続されるＭ１０およびＭ９のドレイン領域に共通であ
る。
は擬似的な信号を生じさせる可能性がある。特に、図２
の回路が通常の製造技術を用いる集積回路として作られ
ると、ｐｎｐ形の寄生的なバイポーラのトランジスタが
形成され、この寄生的なトランジスタはＰチャンネルの
ＭＯＳＦＥＴトランジスタＭ１０およびＭ９と協働する
寄生的電流発生器を構成し、このことの効果は図３の等
価回路図を検討することにより評価されることができ
る。了解されるように、これはＴｐ１およびＴｐ２であ
らわされる２つの二重コレクタ形トランジスタを示し、
その各個においてエミッタ領域はＰチャンネルのＭＯＳ
ＦＥＴトランジスタＭ１０およびＭ９のソース領域と共
通であり、ベース領域は電源端子ＶC に接続され、コレ
クタ領域はフリップフロップの入力端子ＳおよびＲに接
続されるＭ１０およびＭ９のドレイン領域に共通であ
る。
【００１７】キャパシタンスＣ１およびＣ２の放電位相
において、２つのトランジスタＴｐ１およびＴｐ２は抵
抗Ｒ３およびＲ４へ電流を注入する。このことは、特
に、電力トランジスタＴ１およびＴ２がそれぞれオフお
よびオンであるとき、ノードＳ１をより高いレベルから
より低いレベルへスイッチングする位相において生起す
る。この位相においてフリップフロップの両方の入口は
より高いレベル、すなわち、一般的にはフリップフロッ
プの良好に定義された出力状態には対応しない状態、に
ある。
において、２つのトランジスタＴｐ１およびＴｐ２は抵
抗Ｒ３およびＲ４へ電流を注入する。このことは、特
に、電力トランジスタＴ１およびＴ２がそれぞれオフお
よびオンであるとき、ノードＳ１をより高いレベルから
より低いレベルへスイッチングする位相において生起す
る。この位相においてフリップフロップの両方の入口は
より高いレベル、すなわち、一般的にはフリップフロッ
プの良好に定義された出力状態には対応しない状態、に
ある。
【００１８】この条件がフリップフロップの出力を電力
トランジスタＴ１のスイッチオンに対応させることを回
避するためには、「リセット優位」形のフリップフロッ
プすなわち両方の入力が「高（ハイ）」のレベルである
ときは常に「低（ロウ）」のレベル（すなわちリセッ
ト）の出力を発生させるもの、を利用することが推奨さ
れる。しかし、この場合においてさえ、トランジスタＴ
１が遮断状態にあるときにノードＳ１のＶH から０への
移行の終末において、トランジスタＴ１が、下方のトラ
ンジスタＴ２の導通期間において、トランジスタＴ１を
再び導通状態にする可能性をもつという入力条件になる
というリスクがあり、この事態は極めて望ましくないこ
とである。
トランジスタＴ１のスイッチオンに対応させることを回
避するためには、「リセット優位」形のフリップフロッ
プすなわち両方の入力が「高（ハイ）」のレベルである
ときは常に「低（ロウ）」のレベル（すなわちリセッ
ト）の出力を発生させるもの、を利用することが推奨さ
れる。しかし、この場合においてさえ、トランジスタＴ
１が遮断状態にあるときにノードＳ１のＶH から０への
移行の終末において、トランジスタＴ１が、下方のトラ
ンジスタＴ２の導通期間において、トランジスタＴ１を
再び導通状態にする可能性をもつという入力条件になる
というリスクがあり、この事態は極めて望ましくないこ
とである。
【００１９】実際、フリップフロップの入力ＳおよびＲ
における電圧レベルは、寄生的注入が終了すると、ノー
ドＳ１のレベルへ徐々に低下する傾向を示し、それによ
り２つの端子ＳおよびＲに関連するキャパシタンスは抵
抗Ｒ４およびＲ３を通して放電しそれはフリップフロッ
プのいわゆるメモリ状態（Ｓ＝０、Ｒ＝０）に到達する
まで行われる。この条件において、出力状態Ｑは、２つ
のレベルのうち最も迅速に低下したものにより決定され
る。例えば、入力Ｒがより迅速に低下した場合には、希
望されない条件Ｓ＝１、Ｒ＝０が成立する可能性があ
り、この条件は電力トランジスタＴ１を導通状態にする
可能性がある。
における電圧レベルは、寄生的注入が終了すると、ノー
ドＳ１のレベルへ徐々に低下する傾向を示し、それによ
り２つの端子ＳおよびＲに関連するキャパシタンスは抵
抗Ｒ４およびＲ３を通して放電しそれはフリップフロッ
プのいわゆるメモリ状態（Ｓ＝０、Ｒ＝０）に到達する
まで行われる。この条件において、出力状態Ｑは、２つ
のレベルのうち最も迅速に低下したものにより決定され
る。例えば、入力Ｒがより迅速に低下した場合には、希
望されない条件Ｓ＝１、Ｒ＝０が成立する可能性があ
り、この条件は電力トランジスタＴ１を導通状態にする
可能性がある。
【００２０】本発明によれば、前記のことが生起するこ
とを回避するために、電子的スイッチ、この例において
はＭｘ（図２）であらわされるｎチャンネルのＭＯＳＦ
ＥＴトランジスタが設けられ、該トランジスタはフリッ
プフロップのＳ入力とノードＳ１の間に接続され、該ト
ランジスタのゲート電極はフリップフロップのＲ入力に
接続される。トランジスタＭｘの機能は、スイッチング
期間においてＳ入力をノードＳ１のレベルに保持するこ
とである。
とを回避するために、電子的スイッチ、この例において
はＭｘ（図２）であらわされるｎチャンネルのＭＯＳＦ
ＥＴトランジスタが設けられ、該トランジスタはフリッ
プフロップのＳ入力とノードＳ１の間に接続され、該ト
ランジスタのゲート電極はフリップフロップのＲ入力に
接続される。トランジスタＭｘの機能は、スイッチング
期間においてＳ入力をノードＳ１のレベルに保持するこ
とである。
【００２１】実際、抵抗Ｒ４と抵抗Ｒ３の両方に電荷の
注入があると想定すると、抵抗Ｒ３における電圧降下が
トランジスタＭｘの導電しきい値を超過するとすぐに、
トランジスタＭｘは導通除隊となりＳ入力のレベルをノ
ードＳ１のレベルにもたらす。ひとたび電荷注入が終了
すると、フリップフロップの入力条件はＳ＝０，Ｒ＝
１、すなわち、電子トランジスタＴ１を遮断状態とする
もの、以外のものであることはできなくなる。
注入があると想定すると、抵抗Ｒ３における電圧降下が
トランジスタＭｘの導電しきい値を超過するとすぐに、
トランジスタＭｘは導通除隊となりＳ入力のレベルをノ
ードＳ１のレベルにもたらす。ひとたび電荷注入が終了
すると、フリップフロップの入力条件はＳ＝０，Ｒ＝
１、すなわち、電子トランジスタＴ１を遮断状態とする
もの、以外のものであることはできなくなる。
【００２２】容易に確立され得るように、本発明の目的
は、寄生的なスイッチングのリスクが完全に回避される
点で、充分に達成される。構造的な見地からは、このこ
とは集積回路のコンパクトさ、および設計制約からの自
由さの観点からの利点を必然的にともなう。実際、寄生
的なｐｎｐのトランジスタの損傷作用を減衰させるため
には、集積回路の面積を増大しおよび／または特定の回
路配置を設けることが必要である可能性がある。
は、寄生的なスイッチングのリスクが完全に回避される
点で、充分に達成される。構造的な見地からは、このこ
とは集積回路のコンパクトさ、および設計制約からの自
由さの観点からの利点を必然的にともなう。実際、寄生
的なｐｎｐのトランジスタの損傷作用を減衰させるため
には、集積回路の面積を増大しおよび／または特定の回
路配置を設けることが必要である可能性がある。
【図１】前記されるような、トランジスタブリッジに適
用される知られているスイッチング制御回路の線図であ
る。
用される知られているスイッチング制御回路の線図であ
る。
【図２】本発明によるスイッチング制御回路の線図であ
る。
る。
【図３】図２の詳細を示す線図であって図２には示され
ていない寄生的な要素が示されるものである。
ていない寄生的な要素が示されるものである。
ＬＳ１…レベルシフタ Ｍ１，Ｍ２…トランジスタ Ｍ９，Ｍ１０…トランジスタ Ｍｘ…ｎチャンネルのＭＯＳＦＥＴトランジスタ Ｄ１，Ｄ２…ゼナーダイオード Ｒ１，Ｒ２…抵抗 Ｒ３，Ｒ４…抵抗 Ｃ１，Ｃ２…キャパシタンス ＲＳ…フリップフロップ ＤＲ１…ドライブ回路 Ｔ１…トランジスタ Ｓ１…ノード Ｔｐ１，Ｔｐ２…二重コレクタダイオード
フロントページの続き (72)発明者 マリオ タラントラ イタリア国，20146 ミラノ，ビアーレ カテリーナ ダ フォルリ，52 (56)参考文献 特開 平５−244796（ＪＰ，Ａ) 実開 平２−123128（ＪＰ，Ｕ)
Claims (5)
- 【請求項１】 第１および第２の電源端子（グラウン
ド、ＶH ）間に負荷（Ｌ）に直列に接続される電子的電
力スイッチ（Ｔ１）用のスイッチング制御回路であっ
て、該スイッチング制御回路は、 基準端子（グラウンド）の電圧レベルに対し２つの電圧
レベルをもつ出力信号を発生するに適合した制御論理回
路（ＬＧ）、および、 レベルシフト回路（ＬＳ１）であって、その入力が制御
論理回路（ＬＧ）の出力に接続されその出力が電子的ス
イッチ（Ｔ１）の制御端子に接続され、その出力に電子
的スイッチ（Ｔ１）と負荷（Ｌ）の間の接続ノード（Ｓ
１）の電圧レベルに対する、制御論理回路からの信号に
対応する、２つの電圧レベルをもつ信号を発生するに適
合し、２つの入力と１つの出力であってレベルシフト回
路（ＬＳ１）の出力であるものをもつ２安定ステージ
（ＲＳ）を有するもの、を具備するスイッチング制御回
路において、 該レベルシフト回路は補足の電子的スイッチ（Ｍｘ）を
具備し、該補足の電子的スイッチは、２安定ステージの
２つの入力の一方（Ｓ）と該接続ノード（Ｓ１）の間に
接続され、２安定ステージの２つの入力の他方（Ｒ）に
接続される制御端子を有し、２安定ステージの２つの入
力の他方（Ｒ）が接続ノード（Ｓ１）よりも大なる電圧
レベルにあるとき閉路されるように動作する、ことを特
徴とするスイッチング制御回路。 - 【請求項２】 該２安定ステージ（ＲＳ）は「リセット
優位」形のものである、請求項１記載の回路。 - 【請求項３】 該レベルシフト回路は２つの実質的に同
一の回路分枝を具備し、該回路分枝の各個はｎチャンネ
ルのＭＯＳＦＥＴトランジスタ（Ｍ１，Ｍ２）を包含
し、該トランジスタのソース端子は第１の電源端子（グ
ラウンド）に接続され、ドレイン端子は抵抗（Ｒ１，Ｒ
２）とダイオード（Ｄ１，Ｄ２）の並列接続を介して第
３の電源端子（ＶC ）に接続され、ゲート端子は論理回
路の１つの出力に接続され、ゲート端子に印加される制
御信号は相互に相補的であり、ドレイン端子はそれぞれ
該２安定ステージ（ＲＳ）の入力端子に接続されてい
る、ことを特徴とする請求項１または２記載の回路。 - 【請求項４】 該ＭＯＳＦＥＴトランジスタのドレイン
端子と２安定ステージ（ＲＳ）の入力端子の間の結合
が、２つのＰチャンネルのＭＯＳＦＥＴトランジスタ
（Ｍ１０，Ｍ９）により達成され、該ＰチャンネルのＭ
ＯＳＦＥＴトランジスタの各個においてはノース端子は
それぞれのｎチャンネルのＭＯＳＦＥＴトランジスタの
ドレイン端子に接続され、ドレイン端子は抵抗（Ｒ４，
Ｒ３）を介して接続ノード（Ｓ１）に接続され、ゲート
端子は他方のｎチャンネルのＭＯＳＦＥＴトランジスタ
のドレイン端子に接続され、２つのＰチャンネルのＭＯ
ＳＦＥＴトランジスタのドレイン端子は２安定ステージ
（ＲＳ）の入力端子に接続されている、請求項３記載の
回路。 - 【請求項５】 該電子的スイッチはｎチャンネルのＭＯ
ＳＦＥＴトランジスタであってそのゲート端子はスイッ
チ自体の制御端子である、請求項１〜４のいずれかに記
載の回路。
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