JP2002290221A - 半導体出力回路の消費電力低減回路 - Google Patents
半導体出力回路の消費電力低減回路Info
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- H03K17/06—Modifications for ensuring a fully conducting state
- H03K17/063—Modifications for ensuring a fully conducting state in field-effect transistor switches
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Abstract
(57)【要約】 （修正有）
【課題】オフ時、スイッチング時にゲート駆動回路又は
スイッチング回路に無駄な消費電流が生成されることを
防止する。 【解決手段】出力トランジスタ１と、電源線７と、出力
トランジスタ１のゲート１１を制御する制御信号５に基
づいてゲート１１を駆動する駆動信号３を駆動信号伝達
線１５を介してゲート１１に出力するゲート駆動回路２
と、スイッチ群とから構成されている。スイッチ群は、
電源線７とゲート駆動回路２との間に介設される第１ス
イッチ１２と、駆動信号伝達線１５と出力側端子との間
に接続される第２スイッチ１８とから構成されている。
出力トランジスタ１がオフ状態に移行しオフ状態にある
間、第２スイッチ１８によりゲート１１と出力側端子８
とが接続され、出力トランジスタ１のゲート１１に蓄積
されている電荷が放電され、且つ、ゲート駆動回路２は
フローティング状態になってそこに暗電流が流れること
がなく電力低減効果がある。
スイッチング回路に無駄な消費電流が生成されることを
防止する。 【解決手段】出力トランジスタ１と、電源線７と、出力
トランジスタ１のゲート１１を制御する制御信号５に基
づいてゲート１１を駆動する駆動信号３を駆動信号伝達
線１５を介してゲート１１に出力するゲート駆動回路２
と、スイッチ群とから構成されている。スイッチ群は、
電源線７とゲート駆動回路２との間に介設される第１ス
イッチ１２と、駆動信号伝達線１５と出力側端子との間
に接続される第２スイッチ１８とから構成されている。
出力トランジスタ１がオフ状態に移行しオフ状態にある
間、第２スイッチ１８によりゲート１１と出力側端子８
とが接続され、出力トランジスタ１のゲート１１に蓄積
されている電荷が放電され、且つ、ゲート駆動回路２は
フローティング状態になってそこに暗電流が流れること
がなく電力低減効果がある。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体出力回路の
消費電力低減回路に関する。
消費電力低減回路に関する。
【０００２】
【従来の技術】トランジスタ、その集合のインバータの
ような単位半導体素子の複数が配置される出力回路の出
力用素子として、ＮチャンネルＭＯＳトランジスタが用
いられる。このような出力トランジスタは、特許第２６
４６７８６号に示されるように、ゲート駆動回路により
その出力のオン・オフが制御される。ＮチャンネルＭＯ
Ｓトランジスタの出力がソース出力である回路構成は、
より詳しくは、図８〜図１１に示されるように知られて
いる。図８に示される公知の半導体出力回路は、出力ト
ランジスタ１０１と、出力トランジスタ１０１のゲート
にゲート信号を供給するゲート駆動回路１０２と、過電
流検出回路、過熱検出回路のような保護回路を持ちコン
トロール信号をゲート駆動回路１０２に伝達するゲート
駆動用制御回路１０３と、出力トランジスタ１０１のソ
ース・ゲート間を短絡するスイッチ１０４とから構成さ
れている。ゲート駆動回路１０２としては、既述の公報
で知られ図９に示されるようなゲート駆動回路が知られ
ている。スイッチ１０４としては、特許第２６４６７８
６号で知られ図１０に示されるようなスイッチが知られ
ている。このような既知の回路がゲート駆動回路１０２
とスイッチ１０４として用いられる半導体出力回路は、
図１１に示されている。ゲート駆動回路１０２は、図９
に示されるように、トランジスタ１０５，１０６によっ
て構成されるＣＭＯＳインバータを形成している。スイ
ッチ１０４は、図１０に示されるように、Ｎチャンネル
トランジスタ１０７を形成している。
ような単位半導体素子の複数が配置される出力回路の出
力用素子として、ＮチャンネルＭＯＳトランジスタが用
いられる。このような出力トランジスタは、特許第２６
４６７８６号に示されるように、ゲート駆動回路により
その出力のオン・オフが制御される。ＮチャンネルＭＯ
Ｓトランジスタの出力がソース出力である回路構成は、
より詳しくは、図８〜図１１に示されるように知られて
いる。図８に示される公知の半導体出力回路は、出力ト
ランジスタ１０１と、出力トランジスタ１０１のゲート
にゲート信号を供給するゲート駆動回路１０２と、過電
流検出回路、過熱検出回路のような保護回路を持ちコン
トロール信号をゲート駆動回路１０２に伝達するゲート
駆動用制御回路１０３と、出力トランジスタ１０１のソ
ース・ゲート間を短絡するスイッチ１０４とから構成さ
れている。ゲート駆動回路１０２としては、既述の公報
で知られ図９に示されるようなゲート駆動回路が知られ
ている。スイッチ１０４としては、特許第２６４６７８
６号で知られ図１０に示されるようなスイッチが知られ
ている。このような既知の回路がゲート駆動回路１０２
とスイッチ１０４として用いられる半導体出力回路は、
図１１に示されている。ゲート駆動回路１０２は、図９
に示されるように、トランジスタ１０５，１０６によっ
て構成されるＣＭＯＳインバータを形成している。スイ
ッチ１０４は、図１０に示されるように、Ｎチャンネル
トランジスタ１０７を形成している。
【０００３】このような半導体出力回路は、出力トラン
ジスタ１０１をオンにするための出力トランジスタオン
制御信号１０８がゲート駆動用制御回路１０３に入力さ
れると、トランジスタ１０５，１０６によって構成され
るＣＭＯＳインバータの入力にローレベルが与えられ、
そのＣＭＯＳインバータは速やかにターンオンすること
ができる。ＣＭＯＳインバータのそのようなターンオン
により、出力トランジスタ１０１はオン状態になる。ゲ
ート駆動回路１０２が出力トランジスタ１０１のゲート
電圧を電源電圧より高く上昇させると、ダイオード接続
されたトランジスタ１０６が逆バイアスされて、Ｐチャ
ンネルトランジスタ１０５を介して電荷が流出すること
が防止される。このような防止により、出力トランジス
タ１０１のゲート電位を十分に高く維持することができ
る。
ジスタ１０１をオンにするための出力トランジスタオン
制御信号１０８がゲート駆動用制御回路１０３に入力さ
れると、トランジスタ１０５，１０６によって構成され
るＣＭＯＳインバータの入力にローレベルが与えられ、
そのＣＭＯＳインバータは速やかにターンオンすること
ができる。ＣＭＯＳインバータのそのようなターンオン
により、出力トランジスタ１０１はオン状態になる。ゲ
ート駆動回路１０２が出力トランジスタ１０１のゲート
電圧を電源電圧より高く上昇させると、ダイオード接続
されたトランジスタ１０６が逆バイアスされて、Ｐチャ
ンネルトランジスタ１０５を介して電荷が流出すること
が防止される。このような防止により、出力トランジス
タ１０１のゲート電位を十分に高く維持することができ
る。
【０００４】出力トランジスタ１０１をオフにするため
の出力トランジスタオフ制御信号１０９がゲート駆動回
路１０２に入力されると、出力トランジスタ１０１のゲ
ート電圧はＧＮＤ電位（０Ｖ）になり、出力トランジス
タ１０１はオフ状態になる。このとき、出力トランジス
タオフ制御信号１０９により、Ｎチャンネルトランジス
タ１０７がオンになって、出力トランジスタ１０１のゲ
ート・ソース間が短絡し、そのソース電位が負になった
ときに出力トランジスタ１０１がオンされることが防止
されている。
の出力トランジスタオフ制御信号１０９がゲート駆動回
路１０２に入力されると、出力トランジスタ１０１のゲ
ート電圧はＧＮＤ電位（０Ｖ）になり、出力トランジス
タ１０１はオフ状態になる。このとき、出力トランジス
タオフ制御信号１０９により、Ｎチャンネルトランジス
タ１０７がオンになって、出力トランジスタ１０１のゲ
ート・ソース間が短絡し、そのソース電位が負になった
ときに出力トランジスタ１０１がオンされることが防止
されている。
【０００５】このような従来回路では、出力トランジス
タ１０１がオフ状態にあるときにも、保護回路を持つゲ
ート駆動用制御回路１０３に回路電流が流れていて、オ
フ時の暗電流が大きく生じていて消費電力が無駄になっ
ている。更に、出力トランジスタ１０１がオフ状態にあ
るときに、出力トランジスタ１０１の出力端子１１０に
負の電圧が印加された場合、図１１に示されるように、
電源線１１１→トランジスタ１０６→Ｎチャンネルトラ
ンジスタ１０７→出力端子１１０で示される寄生電流生
成経路と、他の電源線１１２→トランジスタ１１３→ト
ランジスタ１１４→Ｎチャンネルトランジスタ１０７→
出力端子１１０で示される他の寄生電流生成経路が形成
されるので、スイッチ１０４によるスイッチング時の消
費電流が存在し、このような消費電流は無駄になってい
る。
タ１０１がオフ状態にあるときにも、保護回路を持つゲ
ート駆動用制御回路１０３に回路電流が流れていて、オ
フ時の暗電流が大きく生じていて消費電力が無駄になっ
ている。更に、出力トランジスタ１０１がオフ状態にあ
るときに、出力トランジスタ１０１の出力端子１１０に
負の電圧が印加された場合、図１１に示されるように、
電源線１１１→トランジスタ１０６→Ｎチャンネルトラ
ンジスタ１０７→出力端子１１０で示される寄生電流生
成経路と、他の電源線１１２→トランジスタ１１３→ト
ランジスタ１１４→Ｎチャンネルトランジスタ１０７→
出力端子１１０で示される他の寄生電流生成経路が形成
されるので、スイッチ１０４によるスイッチング時の消
費電流が存在し、このような消費電流は無駄になってい
る。
【０００６】オフ時、スイッチング時にゲート駆動用制
御回路とスイッチング回路に無駄な消費電流が生成され
ることを防止することが求められる。
御回路とスイッチング回路に無駄な消費電流が生成され
ることを防止することが求められる。
【０００７】
【発明が解決しようとする課題】本発明の課題は、オフ
時、スイッチング時にゲート駆動用制御回路又はスイッ
チング回路に無駄な消費電流が生成されることを防止す
ることができる半導体出力回路の消費電力低減回路を提
供することにある。
時、スイッチング時にゲート駆動用制御回路又はスイッ
チング回路に無駄な消費電流が生成されることを防止す
ることができる半導体出力回路の消費電力低減回路を提
供することにある。
【０００８】
【課題を解決するための手段】その課題を解決するため
の手段が、下記のように表現される。その表現中に現れ
る技術的事項には、括弧（）つきで、番号、記号等が添
記されている。その番号、記号等は、本発明の実施の複
数・形態又は複数の実施例のうちの少なくとも１つの実
施の形態又は複数の実施例を構成する技術的事項、特
に、その実施の形態又は実施例に対応する図面に表現さ
れている技術的事項に付せられている参照番号、参照記
号等に一致している。このような参照番号、参照記号
は、請求項記載の技術的事項と実施の形態又は実施例の
技術的事項との対応・橋渡しを明確にしている。このよ
うな対応・橋渡しは、請求項記載の技術的事項が実施の
形態又は実施例の技術的事項に限定されて解釈されるこ
とを意味しない。
の手段が、下記のように表現される。その表現中に現れ
る技術的事項には、括弧（）つきで、番号、記号等が添
記されている。その番号、記号等は、本発明の実施の複
数・形態又は複数の実施例のうちの少なくとも１つの実
施の形態又は複数の実施例を構成する技術的事項、特
に、その実施の形態又は実施例に対応する図面に表現さ
れている技術的事項に付せられている参照番号、参照記
号等に一致している。このような参照番号、参照記号
は、請求項記載の技術的事項と実施の形態又は実施例の
技術的事項との対応・橋渡しを明確にしている。このよ
うな対応・橋渡しは、請求項記載の技術的事項が実施の
形態又は実施例の技術的事項に限定されて解釈されるこ
とを意味しない。
【０００９】本発明による半導体出力回路の消費電力低
減回路は、入力側端子と出力側端子を備える出力トラン
ジスタ（１）と、その入力側端子に接続する電源線
（７）と、出力トランジスタ（１）のゲート（１１）を
制御する制御信号（５）に基づいてゲート（１１）を駆
動する駆動信号（３）を駆動信号伝達線（１５）を介し
てゲート（１１）に出力するゲート駆動回路（２）と、
電源線（７）とゲート駆動回路（２）との間に介設され
る第１スイッチ（１２，１２’）と、駆動信号伝達線
（１５）と出力側端子との間に接続される第２スイッチ
（１８，１８’）とから構成されている。制御信号
（５）は、第１制御信号と第２制御信号とを備えてい
る。第１スイッチ（１２，１２’）は、第１制御信号に
基づいてオン状態になり、且つ、第２制御信号に基づい
てオフ状態になる。出力トランジスタ（１）は、第１制
御信号に基づいてオン状態になり、且つ、第２制御信号
に基づいてオフ状態になる。ゲート（１１）と出力側端
子は第１制御信号に基づいて開放され第２制御信号に基
づいて接続する。出力トランジスタ（１）がオフ状態に
移行しオフ状態にある間、第２スイッチ（１８，１
８’）によりゲート（１１）と出力側端子とが接続さ
れ、出力トランジスタ（１）のゲート（１１）に蓄積さ
れている電荷が放電され、出力トランジスタ（１）の出
力端子側が負電位になる際に出力トランジスタがオン状
態になることがなく、且つ、ゲート駆動回路（２）はフ
ローティング状態になって、ゲート駆動回路に暗電流が
流れることはなく、電力低減効果がある。
減回路は、入力側端子と出力側端子を備える出力トラン
ジスタ（１）と、その入力側端子に接続する電源線
（７）と、出力トランジスタ（１）のゲート（１１）を
制御する制御信号（５）に基づいてゲート（１１）を駆
動する駆動信号（３）を駆動信号伝達線（１５）を介し
てゲート（１１）に出力するゲート駆動回路（２）と、
電源線（７）とゲート駆動回路（２）との間に介設され
る第１スイッチ（１２，１２’）と、駆動信号伝達線
（１５）と出力側端子との間に接続される第２スイッチ
（１８，１８’）とから構成されている。制御信号
（５）は、第１制御信号と第２制御信号とを備えてい
る。第１スイッチ（１２，１２’）は、第１制御信号に
基づいてオン状態になり、且つ、第２制御信号に基づい
てオフ状態になる。出力トランジスタ（１）は、第１制
御信号に基づいてオン状態になり、且つ、第２制御信号
に基づいてオフ状態になる。ゲート（１１）と出力側端
子は第１制御信号に基づいて開放され第２制御信号に基
づいて接続する。出力トランジスタ（１）がオフ状態に
移行しオフ状態にある間、第２スイッチ（１８，１
８’）によりゲート（１１）と出力側端子とが接続さ
れ、出力トランジスタ（１）のゲート（１１）に蓄積さ
れている電荷が放電され、出力トランジスタ（１）の出
力端子側が負電位になる際に出力トランジスタがオン状
態になることがなく、且つ、ゲート駆動回路（２）はフ
ローティング状態になって、ゲート駆動回路に暗電流が
流れることはなく、電力低減効果がある。
【００１０】既述の電源線は、第２電源線との区別のた
めに第１電源線といわれる。第２電源線（１４）と、ゲ
ート駆動回路（２）と第２電源線（１４）との間に介設
される第３スイッチ（１３）と、駆動信号伝達線（１
５）と第２電源線（１４）との間に介設される第４スイ
ッチ（１６）とが更に追加されている。この場合、第２
スイッチ（１８）は、第１制御信号に基づいてオフ状態
になり、且つ、前記第２信号に基づいてオン状態にな
る。第３スイッチ（１３）は、第１制御信号に基づいて
オン状態になり、且つ、第２制御信号に基づいてオフ状
態になる。第４スイッチ（１６）は、第１制御信号に基
づいてオン状態になり、且つ、第２制御信号に基づいて
オフ状態になる。ゲート駆動回路（２）は、第１制御信
号に基づいて、第１電源線（７）と第２電源線（１４）
との間に介設されて出力トランジスタ（１）をオン状態
にする駆動信号（３）を出力する。この場合、第２スイ
ッチの動作は、第４スイッチの動作に基づいている。こ
のようなスイッチ構成では、駆動信号伝達線（１５）と
出力トランジスタの出力端子との間に第５スイッチ（１
９）が介設されることが好ましい。第５スイッチ（１
９）は、第１制御信号に基づいてオフ状態になり、且
つ、第２制御信号に基づいてオン状態になる。第５スイ
ッチ（１９）は、出力トランジスタ（１）のゲート（１
１）と出力トランジスタ（１）の出力側端子との間の短
絡を高速化する。第１制御信号は、出力オン状態で、第
２電源線の電位に一致している。
めに第１電源線といわれる。第２電源線（１４）と、ゲ
ート駆動回路（２）と第２電源線（１４）との間に介設
される第３スイッチ（１３）と、駆動信号伝達線（１
５）と第２電源線（１４）との間に介設される第４スイ
ッチ（１６）とが更に追加されている。この場合、第２
スイッチ（１８）は、第１制御信号に基づいてオフ状態
になり、且つ、前記第２信号に基づいてオン状態にな
る。第３スイッチ（１３）は、第１制御信号に基づいて
オン状態になり、且つ、第２制御信号に基づいてオフ状
態になる。第４スイッチ（１６）は、第１制御信号に基
づいてオン状態になり、且つ、第２制御信号に基づいて
オフ状態になる。ゲート駆動回路（２）は、第１制御信
号に基づいて、第１電源線（７）と第２電源線（１４）
との間に介設されて出力トランジスタ（１）をオン状態
にする駆動信号（３）を出力する。この場合、第２スイ
ッチの動作は、第４スイッチの動作に基づいている。こ
のようなスイッチ構成では、駆動信号伝達線（１５）と
出力トランジスタの出力端子との間に第５スイッチ（１
９）が介設されることが好ましい。第５スイッチ（１
９）は、第１制御信号に基づいてオフ状態になり、且
つ、第２制御信号に基づいてオン状態になる。第５スイ
ッチ（１９）は、出力トランジスタ（１）のゲート（１
１）と出力トランジスタ（１）の出力側端子との間の短
絡を高速化する。第１制御信号は、出力オン状態で、第
２電源線の電位に一致している。
【００１１】このような回路構成で、より具体的には、
出力トランジスタ（１）としてＮチャンネルＭＯＳトラ
ンジスタが用いられ、第１スイッチ（１２）はＭＯＳト
ランジスタで形成され、第２スイッチ（１８）はＭＯＳ
トランジスタで形成され、第３スイッチ（１３）はイン
バータで形成され、第４スイッチ（１６）はインバータ
で形成され、第５スイッチ（１９）はＭＯＳトランジス
タで形成されている。
出力トランジスタ（１）としてＮチャンネルＭＯＳトラ
ンジスタが用いられ、第１スイッチ（１２）はＭＯＳト
ランジスタで形成され、第２スイッチ（１８）はＭＯＳ
トランジスタで形成され、第３スイッチ（１３）はイン
バータで形成され、第４スイッチ（１６）はインバータ
で形成され、第５スイッチ（１９）はＭＯＳトランジス
タで形成されている。
【００１２】第３スイッチ（１３）は、より具体的に
は、抵抗（２０）とＭＯＳトランジスタ（２３）との直
列接続により形成され、抵抗（２０）とＭＯＳトランジ
スタ（２３）の間の点が第５スイッチ（１９）に接続さ
れ、第５スイッチ（１９）は第３スイッチ（１３）の出
力によりオン・オフ制御される。あるいは、第３スイッ
チ（１３）は２つのＣＭＯＳトランジスタにより形成さ
れるＣＭＯＳインバータ（２４）である。この場合、２
つのＣＭＯＳトランジスタの間の点が第５スイッチ（１
９）に接続される。あるいは、第３スイッチ（１３）
は、第１電源線（７）に接続される抵抗（２８）と、抵
抗（２８）と第２電源線（１４）との間に介設されるＭ
ＯＳトランジスタ（２７）と、制御信号を出力する出力
端子（６）と第２電源線（１４）との間に接続する分圧
抵抗とを備えている。この場合、抵抗（２８）とＭＯＳ
トランジスタ（２７）の間の点が第５スイッチ（１９）
に接続される。その分圧抵抗は、第１抵抗（２５）と第
２抵抗（２６）との直列接続により形成され、第１抵抗
（２５）と第２抵抗（２６）との間の点がＭＯＳトラン
ジスタ（２７）のゲートに接続されている。
は、抵抗（２０）とＭＯＳトランジスタ（２３）との直
列接続により形成され、抵抗（２０）とＭＯＳトランジ
スタ（２３）の間の点が第５スイッチ（１９）に接続さ
れ、第５スイッチ（１９）は第３スイッチ（１３）の出
力によりオン・オフ制御される。あるいは、第３スイッ
チ（１３）は２つのＣＭＯＳトランジスタにより形成さ
れるＣＭＯＳインバータ（２４）である。この場合、２
つのＣＭＯＳトランジスタの間の点が第５スイッチ（１
９）に接続される。あるいは、第３スイッチ（１３）
は、第１電源線（７）に接続される抵抗（２８）と、抵
抗（２８）と第２電源線（１４）との間に介設されるＭ
ＯＳトランジスタ（２７）と、制御信号を出力する出力
端子（６）と第２電源線（１４）との間に接続する分圧
抵抗とを備えている。この場合、抵抗（２８）とＭＯＳ
トランジスタ（２７）の間の点が第５スイッチ（１９）
に接続される。その分圧抵抗は、第１抵抗（２５）と第
２抵抗（２６）との直列接続により形成され、第１抵抗
（２５）と第２抵抗（２６）との間の点がＭＯＳトラン
ジスタ（２７）のゲートに接続されている。
【００１３】第４スイッチ（１６）は、より具体的に
は、駆動信号伝達線（１５）に接続する抵抗（２９）
と、抵抗（２９）と第２電源線（１４）との間に介設さ
れる第１ＭＯＳトランジスタ（３１）とから構成されて
いる。この場合、抵抗（２９）と第１ＭＯＳトランジス
タ（３１）との間の点が、第２スイッチ（１８）を形成
するＭＯＳトランジスタのゲートに接続される。抵抗
（２９）は高抵抗であることが好ましい。
は、駆動信号伝達線（１５）に接続する抵抗（２９）
と、抵抗（２９）と第２電源線（１４）との間に介設さ
れる第１ＭＯＳトランジスタ（３１）とから構成されて
いる。この場合、抵抗（２９）と第１ＭＯＳトランジス
タ（３１）との間の点が、第２スイッチ（１８）を形成
するＭＯＳトランジスタのゲートに接続される。抵抗
（２９）は高抵抗であることが好ましい。
【００１４】駆動信号伝達線（１５）と出力トランジス
タの出力側端子との間に介設される抵抗（３３）を更に
含み、第２スイッチ（１８’）は、第１制御信号に基づ
いてオン状態になり、且つ、第２制御信号に基づいてオ
フ状態になる。蓄積電荷の放電とゲート駆動回路（２）
の暗電流の抑制とは、既述の通りである。
タの出力側端子との間に介設される抵抗（３３）を更に
含み、第２スイッチ（１８’）は、第１制御信号に基づ
いてオン状態になり、且つ、第２制御信号に基づいてオ
フ状態になる。蓄積電荷の放電とゲート駆動回路（２）
の暗電流の抑制とは、既述の通りである。
【００１５】第２スイッチ（１８’）は、駆動信号伝達
線（１５）に接続されるスイッチ用抵抗（３５）と、ス
イッチ用抵抗（３５）と出力トランジスタ（１）の出力
側端子との間に接続されるスイッチ用トランジスタ（３
６）とから構成されている。スイッチ用トランジスタ
（３６）のゲートは制御信号を出力する出力端（６）に
接続している。この場合、より具体的には、出力トラン
ジスタ（１）はＮチャンネルＭＯＳトランジスタであ
り、スイッチ用トランジスタ（３６）はＮチャンネルＭ
ＯＳトランジスタであり、第１スイッチ（１２’）はＰ
チャンネルＭＯＳトランジスタである。
線（１５）に接続されるスイッチ用抵抗（３５）と、ス
イッチ用抵抗（３５）と出力トランジスタ（１）の出力
側端子との間に接続されるスイッチ用トランジスタ（３
６）とから構成されている。スイッチ用トランジスタ
（３６）のゲートは制御信号を出力する出力端（６）に
接続している。この場合、より具体的には、出力トラン
ジスタ（１）はＮチャンネルＭＯＳトランジスタであ
り、スイッチ用トランジスタ（３６）はＮチャンネルＭ
ＯＳトランジスタであり、第１スイッチ（１２’）はＰ
チャンネルＭＯＳトランジスタである。
【００１６】このような場合、電源線（７）と制御信号
を出力する出力端（６）との間に介設される分圧抵抗が
更に追加される。その分圧抵抗は、第１分圧用抵抗（３
８）と、第２分圧用抵抗（３９）とから構成される。第
１分圧抵抗（３８）と第２分圧用抵抗（３９）との間の
点はゲート駆動用制御回路（４）を介してゲート駆動回
路（２）に接続し、更に第１スイッチ（１２）の制御端
子に接続している。
を出力する出力端（６）との間に介設される分圧抵抗が
更に追加される。その分圧抵抗は、第１分圧用抵抗（３
８）と、第２分圧用抵抗（３９）とから構成される。第
１分圧抵抗（３８）と第２分圧用抵抗（３９）との間の
点はゲート駆動用制御回路（４）を介してゲート駆動回
路（２）に接続し、更に第１スイッチ（１２）の制御端
子に接続している。
【００１７】
【発明の実施の形態】図に対応して、本発明による半導
体出力回路の消費電力低減回路の実施の形態は、出力ト
ランジスタのオン・オフ動作を行わせるために、ゲート
駆動回路とともに制御回路が設けられている。その出力
トランジスタ１は、図１に示されるように、ゲート駆動
回路２が出力するゲート駆動信号３に基づいて動作す
る。その制御回路４は、ゲート駆動回路２に接続してい
る。制御回路４は、ゲート駆動信号３の出力状態を制御
する。制御回路４には、トランジスタ１の出力のオン・
オフを制御するための”１”又は”０”の制御信号５
が、制御信号入力端子６から入力される。制御回路４
は、過電流検出回路、過熱検出回路のような保護回路
（図示されず）を備えている。出力トランジスタ１とし
て、ＮチャンネルＭＯＳトランジスタが好適に例示され
ている。
体出力回路の消費電力低減回路の実施の形態は、出力ト
ランジスタのオン・オフ動作を行わせるために、ゲート
駆動回路とともに制御回路が設けられている。その出力
トランジスタ１は、図１に示されるように、ゲート駆動
回路２が出力するゲート駆動信号３に基づいて動作す
る。その制御回路４は、ゲート駆動回路２に接続してい
る。制御回路４は、ゲート駆動信号３の出力状態を制御
する。制御回路４には、トランジスタ１の出力のオン・
オフを制御するための”１”又は”０”の制御信号５
が、制御信号入力端子６から入力される。制御回路４
は、過電流検出回路、過熱検出回路のような保護回路
（図示されず）を備えている。出力トランジスタ１とし
て、ＮチャンネルＭＯＳトランジスタが好適に例示され
ている。
【００１８】出力トランジスタ１のドレイン（入力側）
は、第１電源線７に接続している。出力トランジスタ１
のソース（出力側）は、出力端子８に接続している。ゲ
ート駆動回路２は、制御信号出力端子９を介して出力ト
ランジスタ１のゲート１１に接続している。ゲート駆動
信号３は、ゲート駆動回路２の出力側端子である制御信
号出力端子９から出力してゲート１１に入力する。第１
電源線７は、第１スイッチ１２を介してゲート駆動回路
２に接続している。ゲート駆動回路２は、他の接続端子
１０と第２スイッチ１３とを介して、第２電源線１４に
接続している。このように、ゲート駆動回路２は、第１
スイッチ１２と第２スイッチ１３とを介して、第１電源
線７と第２電源線１４とにそれぞれに接続している。ゲ
ート駆動信号３は、制御信号出力端子９と出力トランジ
スタ１のゲート１１とを接続するゲート駆動信号線１５
によりゲート１１に伝達される。
は、第１電源線７に接続している。出力トランジスタ１
のソース（出力側）は、出力端子８に接続している。ゲ
ート駆動回路２は、制御信号出力端子９を介して出力ト
ランジスタ１のゲート１１に接続している。ゲート駆動
信号３は、ゲート駆動回路２の出力側端子である制御信
号出力端子９から出力してゲート１１に入力する。第１
電源線７は、第１スイッチ１２を介してゲート駆動回路
２に接続している。ゲート駆動回路２は、他の接続端子
１０と第２スイッチ１３とを介して、第２電源線１４に
接続している。このように、ゲート駆動回路２は、第１
スイッチ１２と第２スイッチ１３とを介して、第１電源
線７と第２電源線１４とにそれぞれに接続している。ゲ
ート駆動信号３は、制御信号出力端子９と出力トランジ
スタ１のゲート１１とを接続するゲート駆動信号線１５
によりゲート１１に伝達される。
【００１９】第１電源線７は、第２スイッチ１３を介し
て直接に第２電源線１４に接続している。第１スイッチ
１２は、第２スイッチ１３の出力に基づいてスイッチン
グ動作を行う。ゲート駆動信号線１５は、第３スイッチ
１６を介して第２電源線１４に接続している。制御信号
入力端子６は、第３スイッチ１６に第１スイッチング制
御線１７を介して接続し、第３スイッチ１６は、制御信
号５の論理レベルに基づいて動作する。第４スイッチ１
８は、ゲート駆動信号線１５と出力端子８との間に介設
されている。第５スイッチ１９は、ゲート駆動信号線１
５と出力端子８との間に介設されている。制御信号出力
端子９と出力端子８との間に並列に介設されている第４
スイッチ１８と第５スイッチ１９とは、互いに異なる動
作サイズで構成されている。第５スイッチ１９は、第２
スイッチング制御線２１を介して第５スイッチ１９に接
続している。第５スイッチは、第２スイッチング制御線
２１により伝達される制御信号５又は第２電源線１４で
ある制御信号から構成される２論理レベルの信号に基づ
いてそれのスイッチング動作を行う。第１スイッチ１２
は、第２スイッチ１３から出力され第３スイッチング制
御線２２を伝達する既述の２論理レベルの信号に基づい
てそれのスイッチング動作を行う。
て直接に第２電源線１４に接続している。第１スイッチ
１２は、第２スイッチ１３の出力に基づいてスイッチン
グ動作を行う。ゲート駆動信号線１５は、第３スイッチ
１６を介して第２電源線１４に接続している。制御信号
入力端子６は、第３スイッチ１６に第１スイッチング制
御線１７を介して接続し、第３スイッチ１６は、制御信
号５の論理レベルに基づいて動作する。第４スイッチ１
８は、ゲート駆動信号線１５と出力端子８との間に介設
されている。第５スイッチ１９は、ゲート駆動信号線１
５と出力端子８との間に介設されている。制御信号出力
端子９と出力端子８との間に並列に介設されている第４
スイッチ１８と第５スイッチ１９とは、互いに異なる動
作サイズで構成されている。第５スイッチ１９は、第２
スイッチング制御線２１を介して第５スイッチ１９に接
続している。第５スイッチは、第２スイッチング制御線
２１により伝達される制御信号５又は第２電源線１４で
ある制御信号から構成される２論理レベルの信号に基づ
いてそれのスイッチング動作を行う。第１スイッチ１２
は、第２スイッチ１３から出力され第３スイッチング制
御線２２を伝達する既述の２論理レベルの信号に基づい
てそれのスイッチング動作を行う。
【００２０】制御信号５は、２論理レベルを持ち、２論
理レベルは、”１”又は”０”で表される。制御信号５
が”１”であれば、第１スイッチ１２と第２スイッチ１
３と第３スイッチ１６とがオン状態になり、第４スイッ
チ１８と第５スイッチ１９とはオフ状態になって、第２
スイッチング制御線２１の電位は、第２電源線１４の電
位と同じになる。第１スイッチ１２がオン状態であり第
２スイッチング制御線２１と第２電源線１４とが同電位
になっている状態で、制御回路４とゲート駆動回路２と
は、第１電源線７と第２電源線１４との間に接続される
ことになり、制御信号５は制御回路４とゲート駆動回路
２とを介して、出力トランジスタ１のゲート１１に電源
電圧より高い電圧として印加されて、出力トランジスタ
１はオン状態になる。そのように高い電圧は、ゲート駆
動回路の昇圧回路により生成される。
理レベルは、”１”又は”０”で表される。制御信号５
が”１”であれば、第１スイッチ１２と第２スイッチ１
３と第３スイッチ１６とがオン状態になり、第４スイッ
チ１８と第５スイッチ１９とはオフ状態になって、第２
スイッチング制御線２１の電位は、第２電源線１４の電
位と同じになる。第１スイッチ１２がオン状態であり第
２スイッチング制御線２１と第２電源線１４とが同電位
になっている状態で、制御回路４とゲート駆動回路２と
は、第１電源線７と第２電源線１４との間に接続される
ことになり、制御信号５は制御回路４とゲート駆動回路
２とを介して、出力トランジスタ１のゲート１１に電源
電圧より高い電圧として印加されて、出力トランジスタ
１はオン状態になる。そのように高い電圧は、ゲート駆
動回路の昇圧回路により生成される。
【００２１】制御信号５が”０”であれば、第１スイッ
チ１２と第２スイッチ１３と第３スイッチ１６とがオフ
状態になり、第４スイッチ１８と第５スイッチ１９とは
オン状態になって、出力トランジスタ１のゲート１１と
出力トランジスタ１のソースが第４スイッチ１８又は第
５スイッチ１９により短絡され、出力トランジスタ１の
ゲート１１に蓄積されている電荷は、第４スイッチ１８
又は第５スイッチ１９を介して放電され、出力トランジ
スタ１の出力はオフ状態になって、出力トランジスタ１
のソース電位が負になったときに出力トランジスタ１が
オン状態になることが防止される。このような出力オフ
状態では、第２スイッチ１３はオフ状態になっていて、
制御回路４とゲート駆動回路２とはフローティング状態
になっている。出力トランジスタ１がオフ状態になって
いる間のこのようなフローティング状態では、制御回路
４とゲート駆動回路２のそれぞれの回路電流は消費され
ないので、制御回路４とゲート駆動回路２の暗電流は零
になっている。更にこの状態では、第１スイッチ１２が
オフ状態であるから、出力トランジスタ１がオフ状態で
出力端子８が負電位になるときにも、ゲート駆動回路２
から出力トランジスタ１に寄生電流が流れる経路が形成
されないので、スイッチング時の消費電流が小さくな
る。
チ１２と第２スイッチ１３と第３スイッチ１６とがオフ
状態になり、第４スイッチ１８と第５スイッチ１９とは
オン状態になって、出力トランジスタ１のゲート１１と
出力トランジスタ１のソースが第４スイッチ１８又は第
５スイッチ１９により短絡され、出力トランジスタ１の
ゲート１１に蓄積されている電荷は、第４スイッチ１８
又は第５スイッチ１９を介して放電され、出力トランジ
スタ１の出力はオフ状態になって、出力トランジスタ１
のソース電位が負になったときに出力トランジスタ１が
オン状態になることが防止される。このような出力オフ
状態では、第２スイッチ１３はオフ状態になっていて、
制御回路４とゲート駆動回路２とはフローティング状態
になっている。出力トランジスタ１がオフ状態になって
いる間のこのようなフローティング状態では、制御回路
４とゲート駆動回路２のそれぞれの回路電流は消費され
ないので、制御回路４とゲート駆動回路２の暗電流は零
になっている。更にこの状態では、第１スイッチ１２が
オフ状態であるから、出力トランジスタ１がオフ状態で
出力端子８が負電位になるときにも、ゲート駆動回路２
から出力トランジスタ１に寄生電流が流れる経路が形成
されないので、スイッチング時の消費電流が小さくな
る。
【００２２】このように、第１スイッチ１２は、出力ト
ランジスタ１がオン状態にあるときにゲート駆動回路２
を第１電源線７に接続し、出力トランジスタ１がオフ状
態にあるときにゲート駆動回路２を第１電源線７から開
放している。第２スイッチ１３は、出力トランジスタ１
がオン状態にあるときに第２電源線１４の電位を制御信
号として出力し、出力トランジスタ１がオフ状態にある
ときに第１電源線７制御信号として出力する。第４スイ
ッチ１８は、出力トランジスタ１がオン状態にあるとき
にＮチャンネルＭＯＳトランジスタ１のゲート端子と出
力端子とを開放し、出力トランジスタ１がオフ状態にあ
るときにＮチャンネルＭＯＳトランジスタ１のゲート端
子と出力端子とを接続する。第３スイッチ１６は、出力
トランジスタ１がオン状態にあるときに第４スイッチ１
８をオフ状態にし、出力トランジスタ１がオフ状態にあ
るときに第４スイッチ１８をオン状態にする。第５スイ
ッチ１９は、出力トランジスタ１がオン状態にあるとき
にＮチャンネルＭＯＳトランジスタ１のゲート端子と出
力端子とを開放し、出力トランジスタ１がオフ状態にあ
るときにＮチャンネルＭＯＳトランジスタ１のゲート端
子と出力端子とを接続する。
ランジスタ１がオン状態にあるときにゲート駆動回路２
を第１電源線７に接続し、出力トランジスタ１がオフ状
態にあるときにゲート駆動回路２を第１電源線７から開
放している。第２スイッチ１３は、出力トランジスタ１
がオン状態にあるときに第２電源線１４の電位を制御信
号として出力し、出力トランジスタ１がオフ状態にある
ときに第１電源線７制御信号として出力する。第４スイ
ッチ１８は、出力トランジスタ１がオン状態にあるとき
にＮチャンネルＭＯＳトランジスタ１のゲート端子と出
力端子とを開放し、出力トランジスタ１がオフ状態にあ
るときにＮチャンネルＭＯＳトランジスタ１のゲート端
子と出力端子とを接続する。第３スイッチ１６は、出力
トランジスタ１がオン状態にあるときに第４スイッチ１
８をオフ状態にし、出力トランジスタ１がオフ状態にあ
るときに第４スイッチ１８をオン状態にする。第５スイ
ッチ１９は、出力トランジスタ１がオン状態にあるとき
にＮチャンネルＭＯＳトランジスタ１のゲート端子と出
力端子とを開放し、出力トランジスタ１がオフ状態にあ
るときにＮチャンネルＭＯＳトランジスタ１のゲート端
子と出力端子とを接続する。
【００２３】図２は、図１の回路部分をより具体化して
示している。第１スイッチ１２は、ＰチャンネルＭＯＳ
トランジスタで形成されている。第２スイッチ１３は、
インバータで形成されている。第３スイッチ１６は、イ
ンバータで形成されている。第４スイッチ１８は、Ｎチ
ャンネルＭＯＳトランジスタで形成されている。第５ス
イッチ１９は、ＮチャンネルＭＯＳトランジスタで形成
されている。このようなスイッチ群により連鎖的に同期
的に既述のスイッチング動作が実行される。ゲート駆動
回路２は、制御回路４の出力をゲート駆動回路２の出力
に変換するトランジスタ群の出力動作のスイッチングを
行うトランジスタ群の内部の接続関係を具体的に示して
いる。ゲート駆動回路２の回路は、公知である。
示している。第１スイッチ１２は、ＰチャンネルＭＯＳ
トランジスタで形成されている。第２スイッチ１３は、
インバータで形成されている。第３スイッチ１６は、イ
ンバータで形成されている。第４スイッチ１８は、Ｎチ
ャンネルＭＯＳトランジスタで形成されている。第５ス
イッチ１９は、ＮチャンネルＭＯＳトランジスタで形成
されている。このようなスイッチ群により連鎖的に同期
的に既述のスイッチング動作が実行される。ゲート駆動
回路２は、制御回路４の出力をゲート駆動回路２の出力
に変換するトランジスタ群の出力動作のスイッチングを
行うトランジスタ群の内部の接続関係を具体的に示して
いる。ゲート駆動回路２の回路は、公知である。
【００２４】図３は、第２スイッチ１３の詳細を示して
いる。図３（ａ）に示される第２スイッチ１３の実施例
は、第１電源線７に接続する抵抗２０と、抵抗２０と第
２電源線１４との間に介設されるＮチャンネルＭＯＳト
ランジスタ２３とから構成されている。抵抗２０の一端
は第１電源線７に接続され、抵抗２０の他端はＮチャン
ネルＭＯＳトランジスタ２３のドレイン端子に接続さ
れ、ＮチャンネルＭＯＳトランジスタ２３のソース端子
は第２電源線１４に接続され、ＮチャンネルＭＯＳトラ
ンジスタ２３のゲート端子は制御信号入力端子６に接続
されている。第２スイッチング制御線２１は、抵抗２０
とＮチャンネルＭＯＳトランジスタ２３との間の接続点
に接続されている。
いる。図３（ａ）に示される第２スイッチ１３の実施例
は、第１電源線７に接続する抵抗２０と、抵抗２０と第
２電源線１４との間に介設されるＮチャンネルＭＯＳト
ランジスタ２３とから構成されている。抵抗２０の一端
は第１電源線７に接続され、抵抗２０の他端はＮチャン
ネルＭＯＳトランジスタ２３のドレイン端子に接続さ
れ、ＮチャンネルＭＯＳトランジスタ２３のソース端子
は第２電源線１４に接続され、ＮチャンネルＭＯＳトラ
ンジスタ２３のゲート端子は制御信号入力端子６に接続
されている。第２スイッチング制御線２１は、抵抗２０
とＮチャンネルＭＯＳトランジスタ２３との間の接続点
に接続されている。
【００２５】図３（ｂ）に示される第２スイッチ１３の
実施例は、ＣＭＯＳインバータ２４で形成されている。
第２スイッチング制御線２１は、ＣＭＯＳインバータ２
４を形成する２つのトランジスタの間の接続点に接続さ
れている。
実施例は、ＣＭＯＳインバータ２４で形成されている。
第２スイッチング制御線２１は、ＣＭＯＳインバータ２
４を形成する２つのトランジスタの間の接続点に接続さ
れている。
【００２６】図３（ｃ）に示される第２スイッチ１３の
実施例は、制御信号入力端子６と第２電源線１４との間
に直列に接続される第１分圧抵抗２５、第２分圧抵抗２
６と、第１分圧抵抗２５と第２分圧抵抗２６の間の接続
点が接続されるゲート端子を持つＮチャンネルＭＯＳト
ランジスタ２７と、ＮチャンネルＭＯＳトランジスタ２
７のドレイン端子と第１電源線７との間に介設される抵
抗２８とから構成され、ＮチャンネルＭＯＳトランジス
タ２７のソース端子は第２電源線１４に接続されてい
る。第２スイッチング制御線２１は、抵抗２８とＮチャ
ンネルＭＯＳトランジスタ２７との間の接続点に接続さ
れている。バッテリー電圧が入力される場合、例えば、
第１電源線７がそのバッテリー電位であり、入力電圧が
そのバッテリー電位に同じである場合、第１電源線７の
電位が異常になってダンプサージが発生したときに、第
１分圧抵抗２５と第２分圧抵抗２６とによりＮチャンネ
ルＭＯＳトランジスタ２７を保護することができる。
実施例は、制御信号入力端子６と第２電源線１４との間
に直列に接続される第１分圧抵抗２５、第２分圧抵抗２
６と、第１分圧抵抗２５と第２分圧抵抗２６の間の接続
点が接続されるゲート端子を持つＮチャンネルＭＯＳト
ランジスタ２７と、ＮチャンネルＭＯＳトランジスタ２
７のドレイン端子と第１電源線７との間に介設される抵
抗２８とから構成され、ＮチャンネルＭＯＳトランジス
タ２７のソース端子は第２電源線１４に接続されてい
る。第２スイッチング制御線２１は、抵抗２８とＮチャ
ンネルＭＯＳトランジスタ２７との間の接続点に接続さ
れている。バッテリー電圧が入力される場合、例えば、
第１電源線７がそのバッテリー電位であり、入力電圧が
そのバッテリー電位に同じである場合、第１電源線７の
電位が異常になってダンプサージが発生したときに、第
１分圧抵抗２５と第２分圧抵抗２６とによりＮチャンネ
ルＭＯＳトランジスタ２７を保護することができる。
【００２７】図３（ａ），（ｂ），（ｃ）に示されるそ
れぞれの実施例では、制御信号入力端子６が”１”であ
る場合、第２スイッチ１３の出力は第２電源線１４の電
位レベルを出力し、制御信号入力端子６が”０”である
場合、第２スイッチ１３は第１電源線７の電位レベルを
出力する。
れぞれの実施例では、制御信号入力端子６が”１”であ
る場合、第２スイッチ１３の出力は第２電源線１４の電
位レベルを出力し、制御信号入力端子６が”０”である
場合、第２スイッチ１３は第１電源線７の電位レベルを
出力する。
【００２８】図４は、第３スイッチ１６の実施例を示し
ている。第３スイッチ１６は、抵抗２９と、Ｎチャンネ
ルＭＯＳトランジスタ３１とで形成されている。抵抗２
９の一端は、その出力がソース出力である出力トランジ
スタ１としてのＮチャンネルＭＯＳトランジスタのゲー
ト端子に接続されている。抵抗２９の他端は、Ｎチャン
ネルＭＯＳトランジスタ３１のドレイン端子に接続され
ている。ＮチャンネルＭＯＳトランジスタ３１のソース
端子は第２電源線１４に接続され、ＮチャンネルＭＯＳ
トランジスタ３１のゲート端子は制御信号入力端子６に
接続されている。抵抗２９とＮチャンネルＭＯＳトラン
ジスタ３１の間の接続点は、既述の第４スイッチ１８の
ゲート端子に接続されている。
ている。第３スイッチ１６は、抵抗２９と、Ｎチャンネ
ルＭＯＳトランジスタ３１とで形成されている。抵抗２
９の一端は、その出力がソース出力である出力トランジ
スタ１としてのＮチャンネルＭＯＳトランジスタのゲー
ト端子に接続されている。抵抗２９の他端は、Ｎチャン
ネルＭＯＳトランジスタ３１のドレイン端子に接続され
ている。ＮチャンネルＭＯＳトランジスタ３１のソース
端子は第２電源線１４に接続され、ＮチャンネルＭＯＳ
トランジスタ３１のゲート端子は制御信号入力端子６に
接続されている。抵抗２９とＮチャンネルＭＯＳトラン
ジスタ３１の間の接続点は、既述の第４スイッチ１８の
ゲート端子に接続されている。
【００２９】制御信号入力端子６が”１”である場合、
第３スイッチ１６の出力は第２電源線１４の電位レベル
を出力して、第４スイッチ１８をオフ状態にし、制御信
号入力端子６が”０”である場合、第３スイッチ１６の
出力は第１電源線７の電位レベルを出力して、第４スイ
ッチ１８をオン状態にする。第３スイッチ１６は、制御
信号入力端子６が”１”である場合にオン状態であるの
で、そのオン状態の消費電力を低減するためには高抵抗
であることが好ましい。更に、第１スイッチ１２がオフ
状態であり出力トランジスタ１がオフ状態であるときに
出力端子８が負電位になった際、第２電源線１４→第３
スイッチ１６→第４スイッチ１８→出力端子８で示され
る経路に流れる寄生電流を小さくすることができる点で
も、第３スイッチ１６又は第３スイッチ１６の抵抗２９
は高抵抗であることが好ましい。
第３スイッチ１６の出力は第２電源線１４の電位レベル
を出力して、第４スイッチ１８をオフ状態にし、制御信
号入力端子６が”０”である場合、第３スイッチ１６の
出力は第１電源線７の電位レベルを出力して、第４スイ
ッチ１８をオン状態にする。第３スイッチ１６は、制御
信号入力端子６が”１”である場合にオン状態であるの
で、そのオン状態の消費電力を低減するためには高抵抗
であることが好ましい。更に、第１スイッチ１２がオフ
状態であり出力トランジスタ１がオフ状態であるときに
出力端子８が負電位になった際、第２電源線１４→第３
スイッチ１６→第４スイッチ１８→出力端子８で示され
る経路に流れる寄生電流を小さくすることができる点で
も、第３スイッチ１６又は第３スイッチ１６の抵抗２９
は高抵抗であることが好ましい。
【００３０】図５は、本発明による半導体出力回路の消
費電力低減回路の実施の他の形態を示している。実施の
本形態では、実施の先の形態の第２電源線１４は存在し
ていない。出力トランジスタ１のドレイン端子が第１電
源線７に接続され、ゲート駆動回路２の制御信号出力端
子９がゲート駆動信号線１５を介して出力トランジスタ
１のゲート１１に接続されている点は、実施の先の形態
に同じである。実施の先の形態の第１スイッチ１２に代
えられて、第１スイッチ１２に対応する第６スイッチ１
２’が設けられている。第６スイッチ１２’の一端は第
１電源線７に接続し、第６スイッチ１２’の他端はゲー
ト駆動回路２に接続している。第６スイッチ１２’は、
制御信号５によりそのスイッチング動作を行う。制御信
号入力端子６と出力端子８との間に、第７スイッチ１
８’が介設されている。第７スイッチ１８’は、第４ス
イッチ１８に機能的に対応している。第７スイッチ１
８’は、ゲート駆動信号線１５と出力端子８との間に介
設されている。ゲート１１と出力端子８との間に、抵抗
３３が介設されている。抵抗３３と第７スイッチ１８’
とは、ゲート駆動信号線１５と出力端子８との間に並列
に介設されている。
費電力低減回路の実施の他の形態を示している。実施の
本形態では、実施の先の形態の第２電源線１４は存在し
ていない。出力トランジスタ１のドレイン端子が第１電
源線７に接続され、ゲート駆動回路２の制御信号出力端
子９がゲート駆動信号線１５を介して出力トランジスタ
１のゲート１１に接続されている点は、実施の先の形態
に同じである。実施の先の形態の第１スイッチ１２に代
えられて、第１スイッチ１２に対応する第６スイッチ１
２’が設けられている。第６スイッチ１２’の一端は第
１電源線７に接続し、第６スイッチ１２’の他端はゲー
ト駆動回路２に接続している。第６スイッチ１２’は、
制御信号５によりそのスイッチング動作を行う。制御信
号入力端子６と出力端子８との間に、第７スイッチ１
８’が介設されている。第７スイッチ１８’は、第４ス
イッチ１８に機能的に対応している。第７スイッチ１
８’は、ゲート駆動信号線１５と出力端子８との間に介
設されている。ゲート１１と出力端子８との間に、抵抗
３３が介設されている。抵抗３３と第７スイッチ１８’
とは、ゲート駆動信号線１５と出力端子８との間に並列
に介設されている。
【００３１】制御信号５が”０”であるとき、第６スイ
ッチ１２’がオン状態になり第７スイッチ１８’がオフ
状態になる。制御回路４と制御信号出力端子９は、第１
電源線７とＧＮＤ電位（０Ｖ）との間に接続され、制御
信号５は、制御回路４とゲート駆動回路２とを介して、
出力トランジスタ１のゲート１１に電源電圧より高い電
圧として印加されて、出力トランジスタ１はその出力が
オン状態になる。
ッチ１２’がオン状態になり第７スイッチ１８’がオフ
状態になる。制御回路４と制御信号出力端子９は、第１
電源線７とＧＮＤ電位（０Ｖ）との間に接続され、制御
信号５は、制御回路４とゲート駆動回路２とを介して、
出力トランジスタ１のゲート１１に電源電圧より高い電
圧として印加されて、出力トランジスタ１はその出力が
オン状態になる。
【００３２】制御信号５が”１”であるとき、第６スイ
ッチ１２’がオフ状態になり第７スイッチ１８’がオン
状態になり、出力トランジスタ１のゲート１１と出力ト
ランジスタ１のソースとが短絡して、ゲート１１に蓄積
された電荷は、第７スイッチと抵抗３３とを介して放電
され、出力トランジスタ１はその出力がオフ状態になっ
て、そのソース電位が負電位になったときに出力トラン
ジスタ１がオンになるが防止され、且つ、制御回路４と
ゲート駆動回路２とはフローティング状態になる。この
ように、出力トランジスタ１がオフ状態であれば、制御
回路４とゲート駆動回路２の回路電流が消費されず、そ
の回路電流が零になることができる。第６スイッチ１
２’がオフ状態であるため、制御信号出力端子９から寄
生電流が流れ出す回路が形成されず、スイッチング時の
消費電流が小さくなる。
ッチ１２’がオフ状態になり第７スイッチ１８’がオン
状態になり、出力トランジスタ１のゲート１１と出力ト
ランジスタ１のソースとが短絡して、ゲート１１に蓄積
された電荷は、第７スイッチと抵抗３３とを介して放電
され、出力トランジスタ１はその出力がオフ状態になっ
て、そのソース電位が負電位になったときに出力トラン
ジスタ１がオンになるが防止され、且つ、制御回路４と
ゲート駆動回路２とはフローティング状態になる。この
ように、出力トランジスタ１がオフ状態であれば、制御
回路４とゲート駆動回路２の回路電流が消費されず、そ
の回路電流が零になることができる。第６スイッチ１
２’がオフ状態であるため、制御信号出力端子９から寄
生電流が流れ出す回路が形成されず、スイッチング時の
消費電流が小さくなる。
【００３３】図６は、第６スイッチ１２’と第７スイッ
チ１８’の実施例を示している。第６スイッチ１２’は
Ｐチャンネルトランジスタで形成され、第７スイッチ１
８’は抵抗３５とＮチャンネルＭＯＳトランジスタ３６
とで形成されている。
チ１８’の実施例を示している。第６スイッチ１２’は
Ｐチャンネルトランジスタで形成され、第７スイッチ１
８’は抵抗３５とＮチャンネルＭＯＳトランジスタ３６
とで形成されている。
【００３４】図７は、図６の回路の改変を示している。
第１電源線７と制御信号入力端子６との間に、抵抗３８
と抵抗３９とが直列に挿入されている。制御信号入力端
子６は、抵抗３８と抵抗３９との間の分圧点を介して制
御回路４に接続している。図７の回路は、抵抗３８と抵
抗３９の追加の点を除いて、図６の回路に同じである。
第１電源線７と制御信号入力端子６との間に、抵抗３８
と抵抗３９とが直列に挿入されている。制御信号入力端
子６は、抵抗３８と抵抗３９との間の分圧点を介して制
御回路４に接続している。図７の回路は、抵抗３８と抵
抗３９の追加の点を除いて、図６の回路に同じである。
【００３５】
【発明の効果】本発明による半導体出力回路の消費電力
低減回路は、ゲート駆動回路の暗電流の生成を抑制す
る。更に、蓄積電荷の放電により、出力トランジスタの
不適切オン状態の派生を防止することができる。
低減回路は、ゲート駆動回路の暗電流の生成を抑制す
る。更に、蓄積電荷の放電により、出力トランジスタの
不適切オン状態の派生を防止することができる。
【図１】図１は、本発明による半導体出力回路の消費電
力低減回路の実施の形態を示す回路図である。
力低減回路の実施の形態を示す回路図である。
【図２】図２は、図１の一部の詳細を示す回路図であ
る。
る。
【図３】図３（ａ），（ｂ），（ｃ）は、他のスイッチ
の実施例の詳細を示す回路図である。
の実施例の詳細を示す回路図である。
【図４】図４は、他のスイッチ実施例の詳細を示す回路
図である。
図である。
【図５】図５は、本発明による半導体出力回路の消費電
力低減回路の実施の他の形態を示す回路図である。
力低減回路の実施の他の形態を示す回路図である。
【図６】図６は、スイッチの実施例の詳細を示す回路図
である。
である。
【図７】図７は、本発明による半導体出力回路の消費電
力低減回路の実施の更に他の形態を示す回路図である。
力低減回路の実施の更に他の形態を示す回路図である。
【図８】図８は、公知の半導体出力回路を示す回路図で
ある。
ある。
【図９】図９は、図８の一部の詳細を示す回路図であ
る。
る。
【図１０】図１０は、公知の他の半導体出力回路を示す
回路図である。
回路図である。
【図１１】図１１は、公知の更に他の半導体出力回路を
示す回路図である。
示す回路図である。
１…出力トランジスタ ４…ゲート駆動回路 ３…駆動信号 ６…出力端 ７…電源線（第１電源線） １１…ゲート １２，１２’…第１スイッチ １３…第３スイッチ １４…第２電源線 １５…駆動信号伝達線 １６…第４スイッチ １８，１８’…第２スイッチ １９…第５スイッチ ２０…抵抗 ２３…ＭＯＳトランジスタ ２５…第１抵抗 ２６…第２抵抗 ２７…ＭＯＳトランジスタ ２８…抵抗 ２９…抵抗 ３３…抵抗 ３５…スイッチ用抵抗 ３６…スイッチ用トランジスタ ３８…第１分圧用抵抗 ３９…第２分圧用抵抗
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J055 AX04 AX12 AX28 AX31 AX52 BX16 CX00 DX13 DX22 DX54 EX01 EX02 EY01 EY03 EY10 EY21 EZ07 EZ54 GX01 GX02 5J056 AA04 BB17 BB42 CC29 DD13 DD28 DD29 FF08
Claims (13)
- 【請求項１】入力側端子と出力側端子を備える出力トラ
ンジスタと、 前記入力側端子に接続する電源線と、 前記出力トランジスタのゲートを制御する制御信号に基
づいて前記ゲートを駆動する駆動信号を駆動信号伝達線
を介して前記ゲートに出力するゲート駆動回路と、 前記電源線と前記ゲート駆動回路との間に介設される第
１スイッチと、 前記駆動信号伝達線と前記出力側端子との間に接続され
る第２スイッチとを含み、 前記制御信号は第１制御信号と第２制御信号とを備え、 前記第１スイッチは、前記第１制御信号に基づいてオン
状態になり、且つ、前記第２制御信号に基づいてオフ状
態になり、 前記出力トランジスタは、前記第１制御信号に基づいて
オン状態になり、且つ、前記第２制御信号に基づいてオ
フ状態になり、 前記ゲートと前記出力側端子は前記第１制御信号に基づ
いて開放され前記第２制御信号に基づいて接続する半導
体出力回路の消費電力低減回路。 - 【請求項２】前記電源線は第１電源線といわれ、 第２電源線と、 前記ゲート駆動回路と前記第２電源線との間に介設され
る第３スイッチと、 前記駆動信号伝達線と前記第２電源線との間に介設され
る第４スイッチとを更に含み、 前記第２スイッチは、前記第１制御信号に基づいてオフ
状態になり、且つ、前記第２制御信号に基づいてオン状
態になり、 前記第３スイッチは、前記第１制御信号に基づいてオン
状態になり、且つ、前記第２制御信号に基づいてオフ状
態になり、 前記第４スイッチは、前記第１制御信号に基づいてオン
状態になり、且つ、前記第２制御信号に基づいてオフ状
態になり、 前記ゲート駆動回路は、前記第１制御信号に基づいて、
前記第１電源線と前記第２電源線との間に介設されて前
記出力トランジスタをオン状態にする前記駆動信号を出
力する請求項１の半導体出力回路の消費電力低減回路。 - 【請求項３】前記駆動信号伝達線と前記出力トランジス
タの前記出力側端子との間に介設される第５スイッチを
更に含み、 前記第５スイッチは、前記第１制御信号に基づいてオフ
状態になり、且つ、前記第２制御信号に基づいてオン状
態になり、 前記第１制御信号は前記第２電源線の電位に一致してい
る請求項２の半導体出力回路の消費電力低減回路。 - 【請求項４】前記第１スイッチはＭＯＳトランジスタで
形成され、前記第２スイッチはＭＯＳトランジスタで形
成され、前記第３スイッチはインバータで形成され、前
記第４スイッチはインバータで形成され、前記第５スイ
ッチはＭＯＳトランジスタで形成されている請求項３の
半導体出力回路の消費電力低減回路。 - 【請求項５】前記第３スイッチは、抵抗とＭＯＳトラン
ジスタとの直列接続により形成され、 前記抵抗と前記ＭＯＳトランジスタの間の点が前記第５
スイッチに接続されている請求項３の半導体出力回路の
消費電力低減回路。 - 【請求項６】前記第３スイッチは、２つのＣＭＯＳイン
バータで形成され、前記２つのＣＭＯＳトランジスタの
間の点が前記第５スイッチに接続されている請求項３の
半導体出力回路の消費電力低減回路。 - 【請求項７】前記第３スイッチは、 第１電源線に接続される抵抗と、 前記抵抗と前記第２電源線との間に介設されるＭＯＳト
ランジスタと、 前記制御信号を出力する出力端子と前記第２電源線との
間に接続する分圧抵抗とを備え、 前記抵抗と前記ＭＯＳトランジスタの間の点が前記第５
スイッチに接続され、 前記分圧抵抗は、第１抵抗と第２抵抗との直列接続によ
り形成され、前記第１抵抗と前記第２抵抗との間の点が
前記ＭＯＳトランジスタのゲートに接続されている請求
項３の半導体出力回路の消費電力低減回路。 - 【請求項８】前記第４スイッチは、 駆動信号伝達線に接続する抵抗と、 前記抵抗と第２電源線との間に介設されるＭＯＳトラン
ジスタとを備え、 前記抵抗と前記ＭＯＳトランジスタとの間の点は第２ス
イッチを形成するＭＯＳトランジスタのゲートに接続さ
れている請求項３の半導体出力回路の消費電力低減回
路。 - 【請求項９】前記抵抗は高抵抗である請求項８の半導体
出力回路の消費電力低減回路。 - 【請求項１０】前記駆動信号伝達線と前記出力トランジ
スタの出力側端子との間に介設される抵抗を更に含み、 前記第２スイッチは、前記第１制御信号に基づいてオン
状態になり、且つ、前記第２制御信号に基づいてオフ状
態になる請求項１の半導体出力回路の消費電力低減回
路。 - 【請求項１１】前記第２スイッチは、 前記駆動信号伝達線に接続されるスイッチ用抵抗と、 前記スイッチ用抵抗と前記出力トランジスタの出力側端
子との間に接続されるスイッチ用トランジスタとを備
え、 前記スイッチ用トランジスタのゲートは前記制御信号を
出力する出力端に接続している請求項１０の半導体出力
回路の消費電力低減回路。 - 【請求項１２】前記出力トランジスタはＮチャンネルＭ
ＯＳトランジスタであり、 前記スイッチ用トランジスタはＮチャンネルＭＯＳトラ
ンジスタであり、前記第１スイッチはＰチャンネルＭＯ
Ｓトランジスタである請求項１１の半導体出力回路の消
費電力低減回路。 - 【請求項１３】前記電源線と前記制御信号を出力する出
力端との間に介設される分圧抵抗を更に含み、 前記分圧抵抗は、 第１分圧用抵抗と、 第２分圧用抵抗を備え、 前記第１分圧抵抗と前記第２分圧用抵抗との間の点は前
記ゲート駆動回路に接続している請求項１２の半導体出
力回路の消費電力低減回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
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| JP2001091196A JP2002290221A (ja) | 2001-03-27 | 2001-03-27 | 半導体出力回路の消費電力低減回路 |
| EP02006281A EP1246362A3 (en) | 2001-03-27 | 2002-03-20 | Output circuit of semiconductor circuit with power consumption reduced |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001091196A JP2002290221A (ja) | 2001-03-27 | 2001-03-27 | 半導体出力回路の消費電力低減回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002290221A true JP2002290221A (ja) | 2002-10-04 |
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ID=18945863
Family Applications (1)
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- 2002-03-20 EP EP02006281A patent/EP1246362A3/en not_active Withdrawn
- 2002-03-26 US US10/105,375 patent/US6661260B2/en not_active Expired - Lifetime
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