JP2635998B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体記憶装置に関し、特にスタンバイ電
流を低減した半導体記憶装置に関するものである。
流を低減した半導体記憶装置に関するものである。
近年、例えばダイナミック型MOSRAM等の高集積メモリ
装置では、その高集積化の進展に伴い、低消費電力化が
望まれている。ダイナミック型MOSRAMでは、その総消費
電流のうち、ビット線の充放電電流の占める割合が大き
い。そこで例えばISSCC ダイジェスト オブ テクニ
カル ペーパーズ,12−13頁（1987年,2月）（DIGEST OF
TECHNICAL PAPERS,pp.12−13（Feb.1987））所載のK.
マシコ等（K.Mashiko et al.）の論文「A 90ns 4Mb DR
AM in a 300mil DIP」に開示されている如く、ビット
線対間の最大電位差を従来のVccからVcc−Vth（ここ
で、Vccは電源電位,Vthはトランジスタの閾値電圧）に
減少させ、ビット線対のイコライズ電圧を（Vcc−Vth）
/2にすることにより充放電電流の低減が図られている。
装置では、その高集積化の進展に伴い、低消費電力化が
望まれている。ダイナミック型MOSRAMでは、その総消費
電流のうち、ビット線の充放電電流の占める割合が大き
い。そこで例えばISSCC ダイジェスト オブ テクニ
カル ペーパーズ,12−13頁（1987年,2月）（DIGEST OF
TECHNICAL PAPERS,pp.12−13（Feb.1987））所載のK.
マシコ等（K.Mashiko et al.）の論文「A 90ns 4Mb DR
AM in a 300mil DIP」に開示されている如く、ビット
線対間の最大電位差を従来のVccからVcc−Vth（ここ
で、Vccは電源電位,Vthはトランジスタの閾値電圧）に
減少させ、ビット線対のイコライズ電圧を（Vcc−Vth）
/2にすることにより充放電電流の低減が図られている。
ここで、上記のような従来のダイナミック型MOSRAMの
メモリセル及びセンスアンプ回路の概念の一例を簡単化
して第４図に示す。
メモリセル及びセンスアンプ回路の概念の一例を簡単化
して第４図に示す。
この図において、１はｎチャネルMISトランジスタQ0
及びコンデンサC0からなるメモリセル、２はｎチャネル
MISトランジスタQ1,Q2からなる第１のフリップフロップ
型センスアンプ、３はｐチャネルMISトランジスタQ3,Q4
からなる第２のフリップフロップ型センスアンプ、４は
ｎチャネルMISトランジスタQ5からなる第１のフリップ
フロップ回路活性化手段、５はｐチャネルMISトランジ
スタQ6からなる第２のフリップフロップ回路活性化手
段、ｎチャネルMOSトランジスタQ7はビット線対BL及び
▲▼の電位をイコライズするためのトランジスタ、
ｎチャネルトランジスタQ8,Q9はそれぞれビット線BL,▲
▼を所定の電位（例えば、（Vcc−Vth）/2）にプリ
チャージするためのトランジスタ、ｎチャンネルトラン
ジスタQ10,Q11はビット線BL,▲▼をそれぞれI/O,▲
▼線に接続するためのトランジスタ、ｎチャネル
トランジスタQB,Q （ゲートを電源電圧Vccに接続）は
ビット線BL,▲▼とセンスアンプとの間に設けら
れ、ビット線のハイレベルをVcc−Vthにするためのトラ
ンジスタである。
及びコンデンサC0からなるメモリセル、２はｎチャネル
MISトランジスタQ1,Q2からなる第１のフリップフロップ
型センスアンプ、３はｐチャネルMISトランジスタQ3,Q4
からなる第２のフリップフロップ型センスアンプ、４は
ｎチャネルMISトランジスタQ5からなる第１のフリップ
フロップ回路活性化手段、５はｐチャネルMISトランジ
スタQ6からなる第２のフリップフロップ回路活性化手
段、ｎチャネルMOSトランジスタQ7はビット線対BL及び
▲▼の電位をイコライズするためのトランジスタ、
ｎチャネルトランジスタQ8,Q9はそれぞれビット線BL,▲
▼を所定の電位（例えば、（Vcc−Vth）/2）にプリ
チャージするためのトランジスタ、ｎチャンネルトラン
ジスタQ10,Q11はビット線BL,▲▼をそれぞれI/O,▲
▼線に接続するためのトランジスタ、ｎチャネル
トランジスタQB,Q （ゲートを電源電圧Vccに接続）は
ビット線BL,▲▼とセンスアンプとの間に設けら
れ、ビット線のハイレベルをVcc−Vthにするためのトラ
ンジスタである。
次に、第５図のタイミングチャートを用いて第４図に
示す回路の動作を説明する。
示す回路の動作を説明する。
時刻T1に信号EQがハイレベルからロウレベルは下がる
と、イコライズトランジスタQ7、プリチャージトランジ
スタQ8,Q9がオフするのでビット線BL及び▲▼はフ
ローティング状態となる。時刻T2にワード線WLがロウレ
ベルからハイレベルになると、トランジスタQ0がオンす
る。例えばメモリセル１にハイレベルが記憶されている
場合、実線のようにビット線BLのレベルがわずかに上昇
する。これはトランジスタQBを通じてノードBL′のレベ
ルも同様に上昇させる。そこで時刻T3にS0がロウレベル
からハイレベル，▲▼がハイレベルからロウレベル
になると、トランジスタQ5,Q6がオンしてノードN1は0V,
ノードN2は電源電圧Vccになる。それでフリップフロッ
プ２及び３が活性化され、ノードBL′及び▲▼′間
に生じた前述のわずかな電位差を増幅して、ノードBL′
をVccレベルにノード▲▼′を0Vに変化される。ビ
ット線BLの電位は、ノードBL′が電源電位Vccに達した
時、トランジスタQBの閾値電圧Vth分だけ低いVcc−Vth
となる。時刻T4に信号Ｙがロウレベルからハイレベルに
なり、ビット線に生じた電位差がI/O線に伝達され、そ
の後増幅されて外部出力端子にハイレベル出力が現われ
る。メモリセル１にロウレベルが記憶されている場合
は、破線のようにビット線▲▼のレベルがVcc−Vth
となりビット線BLが0Vとなる。時刻T5にワード線WLがハ
イレベルからロウレベルに下がり、時刻T6に信号EQが再
びハイレベルになるとイコライズトランジスタQ7及びプ
リチャージトランジスタQ8,Q9がオンしてビット線BL,▲
▼を等しく（Vcc−Vth）/2レベルの内部電源VBLに
接続させる。
と、イコライズトランジスタQ7、プリチャージトランジ
スタQ8,Q9がオフするのでビット線BL及び▲▼はフ
ローティング状態となる。時刻T2にワード線WLがロウレ
ベルからハイレベルになると、トランジスタQ0がオンす
る。例えばメモリセル１にハイレベルが記憶されている
場合、実線のようにビット線BLのレベルがわずかに上昇
する。これはトランジスタQBを通じてノードBL′のレベ
ルも同様に上昇させる。そこで時刻T3にS0がロウレベル
からハイレベル，▲▼がハイレベルからロウレベル
になると、トランジスタQ5,Q6がオンしてノードN1は0V,
ノードN2は電源電圧Vccになる。それでフリップフロッ
プ２及び３が活性化され、ノードBL′及び▲▼′間
に生じた前述のわずかな電位差を増幅して、ノードBL′
をVccレベルにノード▲▼′を0Vに変化される。ビ
ット線BLの電位は、ノードBL′が電源電位Vccに達した
時、トランジスタQBの閾値電圧Vth分だけ低いVcc−Vth
となる。時刻T4に信号Ｙがロウレベルからハイレベルに
なり、ビット線に生じた電位差がI/O線に伝達され、そ
の後増幅されて外部出力端子にハイレベル出力が現われ
る。メモリセル１にロウレベルが記憶されている場合
は、破線のようにビット線▲▼のレベルがVcc−Vth
となりビット線BLが0Vとなる。時刻T5にワード線WLがハ
イレベルからロウレベルに下がり、時刻T6に信号EQが再
びハイレベルになるとイコライズトランジスタQ7及びプ
リチャージトランジスタQ8,Q9がオンしてビット線BL,▲
▼を等しく（Vcc−Vth）/2レベルの内部電源VBLに
接続させる。
このような回路では、ビット線レベルの最大振幅をV
ccからVcc−Vthに減少させることにより、ビット線の充
放電電流を減少させることができる。
ccからVcc−Vthに減少させることにより、ビット線の充
放電電流を減少させることができる。
またワード線WLのハイレベルがVccの場合には、メモ
リセル１に書き込まれるハイレベルはトランジスタQ0の
閾値電圧をVthMとするとVcc−VthMとなり、ハイレベル
に対する読み出し電荷を損失する。そこでビット線のプ
リチャージレベルをVcc/2から（Vcc−Vth）/2に低下さ
せることは、ハイレベルに対する読み出しマージンを増
大させ、動作マージンを向上させるという効果もある。
なおこの場合、Vth＝VthMとすることが最も効果的であ
る。
リセル１に書き込まれるハイレベルはトランジスタQ0の
閾値電圧をVthMとするとVcc−VthMとなり、ハイレベル
に対する読み出し電荷を損失する。そこでビット線のプ
リチャージレベルをVcc/2から（Vcc−Vth）/2に低下さ
せることは、ハイレベルに対する読み出しマージンを増
大させ、動作マージンを向上させるという効果もある。
なおこの場合、Vth＝VthMとすることが最も効果的であ
る。
しかし、従来の半導体記憶装置は以上のように構成さ
れているので、ビット線をイコライズする時に、ビット
線BL,▲▼のレベル差はVcc−Vthでありトランジス
タQ7でショートすることにより容易に（Vcc−Vth）/2と
することができるが、ノードBL′，▲▼′のレベル
差はVccであるためショートするるだけではVcc/2となっ
てしまい、トランジスタQ8,Q9を通じて（Vcc−Vth）/2
レベルの内部電源VBLにより、強制的に（Vcc−Vth）/2
レベルにする必要がある。この内部電源VBLは通常例え
ば電源電圧と接地電圧の抵抗分割回路により発生させる
が、上述の如く、ノードBL′及び▲▼′のレベルを
強制的に（Vcc−vth）/2にさせるために駆動能力を大き
くする必要があり、よって分割抵抗の抵抗値を小さくす
ることができない。従って、電源電圧と接地電圧の間に
DC的に流れるスタンバイ電流が大きくなるという問題点
があった。
れているので、ビット線をイコライズする時に、ビット
線BL,▲▼のレベル差はVcc−Vthでありトランジス
タQ7でショートすることにより容易に（Vcc−Vth）/2と
することができるが、ノードBL′，▲▼′のレベル
差はVccであるためショートするるだけではVcc/2となっ
てしまい、トランジスタQ8,Q9を通じて（Vcc−Vth）/2
レベルの内部電源VBLにより、強制的に（Vcc−Vth）/2
レベルにする必要がある。この内部電源VBLは通常例え
ば電源電圧と接地電圧の抵抗分割回路により発生させる
が、上述の如く、ノードBL′及び▲▼′のレベルを
強制的に（Vcc−vth）/2にさせるために駆動能力を大き
くする必要があり、よって分割抵抗の抵抗値を小さくす
ることができない。従って、電源電圧と接地電圧の間に
DC的に流れるスタンバイ電流が大きくなるという問題点
があった。
この発明は上記のような問題点を解消するためになさ
れたもので、ビット線の充放電電流を減少させると共
に、スタンバイ電流も大幅に少なくすることのできる半
導体記憶装置を得ることを目的とする。
れたもので、ビット線の充放電電流を減少させると共
に、スタンバイ電流も大幅に少なくすることのできる半
導体記憶装置を得ることを目的とする。
この発明に係る半導体記憶装置は、第１及び第２の電
源電圧を第１の制御信号に従いぞれぞれ２組のフリップ
フロップ型センスアンプに供給する第１及び第２の電圧
供給経路の内、第１の電圧供給経路に介装され第１の電
源電圧（例えばVcc）の所定電圧にシフトダウンさせる
電圧効果手段と、第１の制御信号に関連した第２の制御
信号に基づき第１の電圧供給経路を急速に充電する急速
充電手段と、第１の電圧供給経路の電圧を監視して第２
の制御信号を制御することにより急速充電手段を非活性
状態とするフリップフロップ回路を含む活性化制御手段
とを設けたものである。
源電圧を第１の制御信号に従いぞれぞれ２組のフリップ
フロップ型センスアンプに供給する第１及び第２の電圧
供給経路の内、第１の電圧供給経路に介装され第１の電
源電圧（例えばVcc）の所定電圧にシフトダウンさせる
電圧効果手段と、第１の制御信号に関連した第２の制御
信号に基づき第１の電圧供給経路を急速に充電する急速
充電手段と、第１の電圧供給経路の電圧を監視して第２
の制御信号を制御することにより急速充電手段を非活性
状態とするフリップフロップ回路を含む活性化制御手段
とを設けたものである。
この発明においては、第１の電圧供給経路の電位をセ
ンス動作時に第１の電源電圧からメモリセルの閾値電圧
（例えばVthM）を差し引いた値（例えばVcc−VthM）に
高速にほぼ等しくする急速充電手段を設けることによ
り、内部電源が駆動能力をほとんど必要としなくなり、
内部電源発生回路のスタンバイ電流を大幅に減少させる
ことが可能となる。
ンス動作時に第１の電源電圧からメモリセルの閾値電圧
（例えばVthM）を差し引いた値（例えばVcc−VthM）に
高速にほぼ等しくする急速充電手段を設けることによ
り、内部電源が駆動能力をほとんど必要としなくなり、
内部電源発生回路のスタンバイ電流を大幅に減少させる
ことが可能となる。
以下、この発明の一実施例を図について説明する。第
１図において、１はｎチャネルMISトランジスタQ0及び
コンデンサC0からなるメモリセル、２はｎチャネルMOS
トランジスタQ1,Q2からなる第１のフリップフロップ型
センスアンプ、３はｐチャネルMISトランジスタQ3,Q4か
らなる第２のフリップフロップ型センスアンプ、４はｎ
チャネルMISトランジスタQ5からなる第１のフリップフ
ロップ回路活性化手段、５はｎチャネルMISトランジス
タQC及びｐチャネルトランジスタQ6,QAからなる第２の
フリップフロップ回路活性化手段、６はｎチャネルトラ
ンジスタQAに印加される▲▼信号コントロール回
路、ｎチャネルMOSトランジスタQ7はビット線対BL及び
▲▼の電位をイコライズするためのトランジスタ、
ｎチャネルトランジスタQ8,Q9はそれぞれビット線BL,▲
▼を所定の電位（例えば（Vcc−Vth）/2）にプリチ
ャージするためのトランジスタ、ｎチャネルトランジス
タQ10,Q11はビット線BL,▲▼をそれぞれI/O線，▲
▼線に接続するためのトランジスタである。
１図において、１はｎチャネルMISトランジスタQ0及び
コンデンサC0からなるメモリセル、２はｎチャネルMOS
トランジスタQ1,Q2からなる第１のフリップフロップ型
センスアンプ、３はｐチャネルMISトランジスタQ3,Q4か
らなる第２のフリップフロップ型センスアンプ、４はｎ
チャネルMISトランジスタQ5からなる第１のフリップフ
ロップ回路活性化手段、５はｎチャネルMISトランジス
タQC及びｐチャネルトランジスタQ6,QAからなる第２の
フリップフロップ回路活性化手段、６はｎチャネルトラ
ンジスタQAに印加される▲▼信号コントロール回
路、ｎチャネルMOSトランジスタQ7はビット線対BL及び
▲▼の電位をイコライズするためのトランジスタ、
ｎチャネルトランジスタQ8,Q9はそれぞれビット線BL,▲
▼を所定の電位（例えば（Vcc−Vth）/2）にプリチ
ャージするためのトランジスタ、ｎチャネルトランジス
タQ10,Q11はビット線BL,▲▼をそれぞれI/O線，▲
▼線に接続するためのトランジスタである。
次に▲▼信号コントロール回路の一例を第２図
に示す。第２図において、７はNORゲートG1,G2からなる
Ｒ−Ｓフリップフロップ回路、ゲートG3はインバータで
ある。
に示す。第２図において、７はNORゲートG1,G2からなる
Ｒ−Ｓフリップフロップ回路、ゲートG3はインバータで
ある。
ここで、第２図に示すフリップフロップ回路の基本的
な動作を説明する。第３図に示すように、時刻T0にリセ
ットパルスS0F′が“H"レベルになると、出力▲
▼は“H"レベルから“L"レベルに下がる。ノードN2の電
位がゆるやかに上昇してある電位V1を越えると、出力▲
▼は再び“H"レベルになる。ここでこの電位V1の
値は、NORゲートG2のトランジスタの閾値を任意にコン
トロールすることで調整することが可能である。
な動作を説明する。第３図に示すように、時刻T0にリセ
ットパルスS0F′が“H"レベルになると、出力▲
▼は“H"レベルから“L"レベルに下がる。ノードN2の電
位がゆるやかに上昇してある電位V1を越えると、出力▲
▼は再び“H"レベルになる。ここでこの電位V1の
値は、NORゲートG2のトランジスタの閾値を任意にコン
トロールすることで調整することが可能である。
第１図の回路と第４図の回路の違いは、第１図の回路
では第４図の回路におけるｎチャネルMOSトランジスタQ
B,Q が存在せず、また第２のフリップフロップ回路活
性化手段５がｐチャネルMOSトランジスタQ6のみでな
く、ｎチャネルトランジスタQC（ゲートを電源Vccに接
続）とｐチャネルトランジスタQAが接続されている点
と、ノードN2とｐチャネルトランジスタQAに印加される
▲▼信号のコントロール回路とノードN2が接続さ
れている点である。
では第４図の回路におけるｎチャネルMOSトランジスタQ
B,Q が存在せず、また第２のフリップフロップ回路活
性化手段５がｐチャネルMOSトランジスタQ6のみでな
く、ｎチャネルトランジスタQC（ゲートを電源Vccに接
続）とｐチャネルトランジスタQAが接続されている点
と、ノードN2とｐチャネルトランジスタQAに印加される
▲▼信号のコントロール回路とノードN2が接続さ
れている点である。
次に、第６図のタイミングチャートを用いて第１図に
示す回路の動作を説明する。
示す回路の動作を説明する。
時刻T1に信号EQがハイレベルからロウレベルに下がる
と、イコライズトランジスタQ7、プリチャージトランジ
スタQ8,Q9がオフするので、ビット線BL及び▲▼は
フローティング状態となる。時刻T2にワード線WLがロウ
レベルからハイレベルになると、トランジスタQ0がオン
する。例えばメモリセル１にハイレベルが記憶されてい
る場合、実線のようにビット線BLのレベルがわずかに上
昇する。そこで時刻T7に、例えば信号S0よりわずかに早
くハイレベルになるワンショットパルス信号S0F′（こ
こで信号S0F′は信号S0と同時、もしくは図中破線で示
す如く信号S0よりわずかに後でハイレベルになってもよ
い）がハイレベルになると、信号▲▼がロウレベ
ルになるので、ノードN2の電位は電源電圧Vccに向けて
充電され始める。ここで、前記V1の電位をVcc−2Vth程
度に設定しておくと、ノードN2の電位がVcc−Vthを越え
ると▲▼が後述する如く時刻T8にハイレベルにな
る。次に時刻T3に信号S0がロウレベルからハイレベル，
信号▲▼がハイレベルからロウレベルになると、ト
ランジスタQ5,Q6がオンして、ノードN1は0V,ノードN2は
更にVcc−Vthに向けて急速に充電始める。なお信号S
0F′は信号▲▼がロウレベルになった後すぐにロ
ウレベルに戻る。その後時刻T4にてノードN2の電位をモ
ニターしつつ信号▲▼の発生をコントロールする
▲▼信号コントロール回路により、信号▲
▼が、ノードN2の電位がVcc−Vthになる直前のT8にハイ
レベルとなる。それでフリップフロップ２及び３が活性
化され、ビット線BL及び▲▼間に生じた前述のわず
かな電位差を増幅して、ビット線BLをVcc−Vthレベルに
ビット線▲▼を0Vに変化させる。つまり、トランジ
スタQAに信号▲▼を印加するためノードN2の電位
を早く所望の電位Vcc−Vthに近づけることができる。次
に時刻T4に信号Ｙがロウレベルからハイレベルになり、
ビット線に生じた電位差がI/O線に伝達され、その後増
幅されて外部出力端子にハイレベル出力が現われる。メ
モリセル１にロウレベルが記憶されている場合は、破線
のようにビット線▲▼のレベルがVcc−Vthとなりビ
ット線BLのレベルが0Vとなる。時刻T5にワード線WLがハ
イレベルからロウレベルに下がり、時刻T6に信号EQが再
びハイレベルになるとイコライザトランジスタQ7がオン
してビット線BL,▲▼を等しく（Vcc−Vth）/2と
し、同時にプリチャージトランジスタQ8,Q9がオンして
ビット線を（Vcc−Vth）/2レベルの内部電源VBLに接続
させる。
と、イコライズトランジスタQ7、プリチャージトランジ
スタQ8,Q9がオフするので、ビット線BL及び▲▼は
フローティング状態となる。時刻T2にワード線WLがロウ
レベルからハイレベルになると、トランジスタQ0がオン
する。例えばメモリセル１にハイレベルが記憶されてい
る場合、実線のようにビット線BLのレベルがわずかに上
昇する。そこで時刻T7に、例えば信号S0よりわずかに早
くハイレベルになるワンショットパルス信号S0F′（こ
こで信号S0F′は信号S0と同時、もしくは図中破線で示
す如く信号S0よりわずかに後でハイレベルになってもよ
い）がハイレベルになると、信号▲▼がロウレベ
ルになるので、ノードN2の電位は電源電圧Vccに向けて
充電され始める。ここで、前記V1の電位をVcc−2Vth程
度に設定しておくと、ノードN2の電位がVcc−Vthを越え
ると▲▼が後述する如く時刻T8にハイレベルにな
る。次に時刻T3に信号S0がロウレベルからハイレベル，
信号▲▼がハイレベルからロウレベルになると、ト
ランジスタQ5,Q6がオンして、ノードN1は0V,ノードN2は
更にVcc−Vthに向けて急速に充電始める。なお信号S
0F′は信号▲▼がロウレベルになった後すぐにロ
ウレベルに戻る。その後時刻T4にてノードN2の電位をモ
ニターしつつ信号▲▼の発生をコントロールする
▲▼信号コントロール回路により、信号▲
▼が、ノードN2の電位がVcc−Vthになる直前のT8にハイ
レベルとなる。それでフリップフロップ２及び３が活性
化され、ビット線BL及び▲▼間に生じた前述のわず
かな電位差を増幅して、ビット線BLをVcc−Vthレベルに
ビット線▲▼を0Vに変化させる。つまり、トランジ
スタQAに信号▲▼を印加するためノードN2の電位
を早く所望の電位Vcc−Vthに近づけることができる。次
に時刻T4に信号Ｙがロウレベルからハイレベルになり、
ビット線に生じた電位差がI/O線に伝達され、その後増
幅されて外部出力端子にハイレベル出力が現われる。メ
モリセル１にロウレベルが記憶されている場合は、破線
のようにビット線▲▼のレベルがVcc−Vthとなりビ
ット線BLのレベルが0Vとなる。時刻T5にワード線WLがハ
イレベルからロウレベルに下がり、時刻T6に信号EQが再
びハイレベルになるとイコライザトランジスタQ7がオン
してビット線BL,▲▼を等しく（Vcc−Vth）/2と
し、同時にプリチャージトランジスタQ8,Q9がオンして
ビット線を（Vcc−Vth）/2レベルの内部電源VBLに接続
させる。
以上のように本実施例では、フリップフロップ３の共
通ソースN2を直接Vcc−Vthにして活性化させるようにし
たので、フリチャージ時にはイコライズトランジスタQ7
のみで（Vcc−Vth）/2レベルを実現でき、内部電源VBL
は単にそのレベルを保持するだけでよく、従って駆動能
力はほとんど必要ない。そこで内部電源VBL発生回路に
おけるスタンバイ電流を大幅に減少させることが可能で
ある。
通ソースN2を直接Vcc−Vthにして活性化させるようにし
たので、フリチャージ時にはイコライズトランジスタQ7
のみで（Vcc−Vth）/2レベルを実現でき、内部電源VBL
は単にそのレベルを保持するだけでよく、従って駆動能
力はほとんど必要ない。そこで内部電源VBL発生回路に
おけるスタンバイ電流を大幅に減少させることが可能で
ある。
なお、上記実施例ではｎチャネルMOSトランジスタを
含むメモリセルを用いた半導体記憶装置について示した
が、これはｐチャネルMOSトランジスタを含むものであ
っても良く、この場合、ワード線WLの波形が逆相で、さ
らにフリップフロップ2,3、活性化手段4,5の各トランジ
スタの導電型を入れかえ、更にトランジスタQ5のドレイ
を接地から電源Vccにゲートを信号S0から信号▲▼
に、トランジスタQ6のドレインを電源Vccから接地にゲ
ートを信号▲▼から信号S0に、トランジスタQCのゲ
ートを電源Vccから接地に、トランジスタQAのドレイン
を電源Vccから接地にゲートを信号▲▼と相補な
波形S0Fに変更すればよい。
含むメモリセルを用いた半導体記憶装置について示した
が、これはｐチャネルMOSトランジスタを含むものであ
っても良く、この場合、ワード線WLの波形が逆相で、さ
らにフリップフロップ2,3、活性化手段4,5の各トランジ
スタの導電型を入れかえ、更にトランジスタQ5のドレイ
を接地から電源Vccにゲートを信号S0から信号▲▼
に、トランジスタQ6のドレインを電源Vccから接地にゲ
ートを信号▲▼から信号S0に、トランジスタQCのゲ
ートを電源Vccから接地に、トランジスタQAのドレイン
を電源Vccから接地にゲートを信号▲▼と相補な
波形S0Fに変更すればよい。
以上のように、この発明に係る半導体記憶装置によれ
ば、第１の電圧供給経路を第１の電源電圧からメモリセ
ルの閾値電圧を差し引いた値にしてセンスアンプを活性
化させる手段を用いるようにしたので、ビット線の充放
電電流のみでなく、スタンバイ電流も大幅に減少される
ことができ、またハイレベルに対する読み出しマージン
が増大し、動作マージンが向上するという効果がある。
ば、第１の電圧供給経路を第１の電源電圧からメモリセ
ルの閾値電圧を差し引いた値にしてセンスアンプを活性
化させる手段を用いるようにしたので、ビット線の充放
電電流のみでなく、スタンバイ電流も大幅に減少される
ことができ、またハイレベルに対する読み出しマージン
が増大し、動作マージンが向上するという効果がある。
第１図はこの発明の一実施例による半導体記憶装置のメ
モリセル及びセンスアンプを示す回路図、第２図はその
▲▼信号コントロール回路の一例を示す図、第３
図は第２図に示すフリップフロップ回路の基本的動作を
説明する波形図、第４図は従来の半導体記憶装置のメモ
リセル及びセンスアンプを示す回路図、第５図は従来の
半導体記憶装置の動作を説明するためのタイミングチャ
ートを示す図、第６図は本発明による半導体記憶装置の
動作を説明するためのタイミングチャートを示す図であ
る。 １はメモリセル、2,3はフリップフロップ型センスアン
プ、６は活性化制御手段、７はフリップフロップ型回
路、BL,▲▼はビット線、QAはｐチャネルMISトラン
ジスタ、QCはｎチャネルMISトランジスタ、S0,▲
▼，▲▼,S0F′は制御信号。 なお、図中、同一符号は同一、又は相当部分を示す。
モリセル及びセンスアンプを示す回路図、第２図はその
▲▼信号コントロール回路の一例を示す図、第３
図は第２図に示すフリップフロップ回路の基本的動作を
説明する波形図、第４図は従来の半導体記憶装置のメモ
リセル及びセンスアンプを示す回路図、第５図は従来の
半導体記憶装置の動作を説明するためのタイミングチャ
ートを示す図、第６図は本発明による半導体記憶装置の
動作を説明するためのタイミングチャートを示す図であ
る。 １はメモリセル、2,3はフリップフロップ型センスアン
プ、６は活性化制御手段、７はフリップフロップ型回
路、BL,▲▼はビット線、QAはｐチャネルMISトラン
ジスタ、QCはｎチャネルMISトランジスタ、S0,▲
▼，▲▼,S0F′は制御信号。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【請求項１】第１の電源電圧及び第２の電源電圧が第１
の制御信号に従い第１及び第２の電源供給経路よりそれ
ぞれ供給されるセンスアンプにて、ビット線対の電位差
を検知し増幅することでメモリセルの情報を読み出す方
式の半導体記憶装置において、 上記第１の電圧供給経路に介装された上記第１の電源電
圧を所定電圧にシフトダウンさせる電圧降下手段と、 上記第１の制御信号に関連した第２の制御信号に基づき
上記第１の電圧供給経路を急速に充電する急速充電手段
と、 上記第１の電圧供給経路の電圧を監視し、該電圧供給経
路の電圧上昇に伴い上記第２の制御信号を制御すること
により上記急速充電手段を非活性状態とする、フリップ
フロップ型回路を含む活性化制御手段とを備えたことを
特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63128874A JP2635998B2 (ja) | 1988-05-26 | 1988-05-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63128874A JP2635998B2 (ja) | 1988-05-26 | 1988-05-26 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01298595A JPH01298595A (ja) | 1989-12-01 |
| JP2635998B2 true JP2635998B2 (ja) | 1997-07-30 |
Family
ID=14995498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63128874A Expired - Fee Related JP2635998B2 (ja) | 1988-05-26 | 1988-05-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2635998B2 (ja) |
-
1988
- 1988-05-26 JP JP63128874A patent/JP2635998B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01298595A (ja) | 1989-12-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| LAPS | Cancellation because of no payment of annual fees |